KR19990050418A - Power Device with Double Field Plate Structure - Google Patents
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Abstract
본 발명은 게이트 영역과 소오스 영역으로부터 표류영역(drift region)의 일부분까지 각각 확장되는 이중 필드판(double field plate)구조를 갖는 LDMOS(Lateral Double Diffused MOS)형 전력소자를 제공한다. 이중 필드판 구조의 전력소자는 소자 동작시, 소오스 필드판 및 게이트 필드판 아래에 있는 표류영역에서의 공핍층 (depletion width)은 드레인 전압, 소오스 및 게이트 필드판간의 층간 절연막, 게이트 절연막 두께 및 게이트 전압등에 따라 변화하며, 표류영역의 중앙 또는 가장자리 부분에서의 공핍층이 더욱 커짐으로서 종래의 전력소자보다 항복전압 및 on-저항 특성이 동시에 개선되며, 특히 본 발명의 이중 필드판 구조의 전력소자는 인가된 게이트 전압에 의해 표류영역 중앙에서의 공핍층이 감소하여 결과적으로 캐리어가 통과할 수 있는 면적이 증가되므로 on-저항은 더욱 낮아지고. 또한 표류영역 가장자리에서의 공핍층이 증가되어 RESURF(reduced surface field)효과를 촉진시켜 높은 항복전압이 유지된다. 따라서 본 발명의 이중 필드판 구조의 전력 소자는 종래의 소오스 필드판 구조의 전력소자 및 게이트 필드판 구조의 전력소자들의 특성을 보완하여 항복전압 및 on-저항 특성을 동시에 개선시킬수 있는 장점을 가지고 있다.The present invention provides a LDMOS (Lateral Double Diffused MOS) type power device having a double field plate structure each extending from a gate region and a source region to a portion of a drift region. In the power device of the double field plate structure, the depletion width in the drifting area under the source field plate and the gate field plate is the drain voltage, the interlayer insulating film between the source and gate field plates, the gate insulating film thickness, and the gate voltage. The depletion layer and the on-resistance characteristics are improved at the same time as the depletion layer at the center or the edge of the drift region is larger than the conventional power device. The gate voltage reduces the depletion layer at the center of the stray region, resulting in an increase in the area through which the carrier can pass, resulting in lower on-resistance. In addition, the depletion layer at the edge of the stray region is increased to promote the reduced surface field (RESURF) effect to maintain a high breakdown voltage. Therefore, the power device of the dual field plate structure of the present invention has the advantage of improving the breakdown voltage and the on-resistance at the same time by complementing the characteristics of the power device of the conventional source field plate structure and the gate field plate structure. .
Description
본 발명은 이중 필드판 구조를 가지는 LDMOS형 고전압 전력소자에 관한 것으로, 특히 소오스 필드판과 게이트 필드판의 구조로서 항복전압을 높이고 ON-저항을 낮추는데 적합하게 형성한 전력 소자에 관한 것이다.The present invention relates to an LDMOS type high voltage power device having a double field plate structure, and more particularly, to a power device formed suitably for increasing breakdown voltage and lower ON-resistance as a structure of a source field plate and a gate field plate.
일반적으로 LDMOS형 전력 소자는 기존의 MOS 소자의 채널영역과 높은 항복전압을 견딜수 있는 저농도의 표류영역(drift region)으로 나뉘어진다.In general, an LDMOS type power device is divided into a channel region of a conventional MOS device and a low concentration drift region capable of withstanding high breakdown voltage.
특히 LDMOS형 전력 소자 동작시 표류영역은 드레인에 수백 V 까지의 전압이 인가되므로 높은 항복전압이 유지되어야 하고, 동시에 채널영역과 드레인간의 ON-저항이 낮아야 한다.In particular, since the voltage of up to several hundred V is applied to the drain in the drift region during the operation of the LDMOS type power device, a high breakdown voltage must be maintained and at the same time, the ON-resistance between the channel region and the drain must be low.
따라서 표류 영역에서의 높은 항복전압과 낮은 ON-저항을 얻기위해 표면 전계를 감소시키는 RESURF(reduced surface field)구조를 갖는 소자들이 개발되고 있다. 이러한 RESURF 구조를 갖는 종래의 전력소자로서는 소오스 전극이 소오스영역에서 표류 영역의 일부분까지 확장하는 소오스 필드판 구조와, 게이트 영역에서 표류 영역의 일부분까지 확장하는 게이트 필드판 구조와, n형 표류영역의 표면에 p형 불순물을 주입한 구조를 갖는 소자등이 있다.Therefore, devices having a reduced surface field (RESURF) structure have been developed to reduce the surface electric field to obtain high breakdown voltage and low ON-resistance in the stray region. Conventional power devices having such a RESURF structure include a source field plate structure in which the source electrode extends from the source region to a part of the drift region, a gate field plate structure extending from the gate region to a part of the drift region, and an n-type drift region. There is an element having a structure in which p-type impurities are injected into the surface.
도 1 은 종래의 단일 필드판을 사용한 LDMOS형 전력소자를 개략적으로 나타낸 단면 사시도로서, (A)는 소오스전극이 필드판 구조로 형성된 소자를 나타내고, (B)는 게이트 전극이 필드판 구조로 형성된 소자를 나타낸다.1 is a cross-sectional perspective view schematically showing an LDMOS type power device using a conventional single field plate, wherein (A) shows a device in which a source electrode is formed in a field plate structure, and (B) shows a gate electrode in a field plate structure. Represent the device.
도 1(A)를 참조하면, 소오스 전극이 필드판 구조를 가지는 전력소자는 p형 실리콘 기판(1)상에 p형 에피층(2)이 형성되어 있고, 이 p형 에피층(2)에는 서로 접하고 있는 n형 표류영역(4)과 p형 확산층(5)이 형성되어 있다.Referring to FIG. 1A, in a power device having a source plate structure of a source electrode, a p-type epi layer 2 is formed on a p-type silicon substrate 1, and the p-type epi layer 2 is formed on each other. The n-type drifting region 4 and the p-type diffusion layer 5 in contact with each other are formed.
상기 p형 확산층(5)의 전표면과 n형 표류영역(4)의 일부 표면에 걸쳐 게이트 절연막(6)이 형성되어 있고, 상기 n형 표류 영역(4)의 중간부분에는 소정의 폭을 가지는 필드 절연막(3)이 형성되어 있다.A gate insulating film 6 is formed over the entire surface of the p-type diffusion layer 5 and a part of the n-type drifting region 4, and has a predetermined width in the middle portion of the n-type drifting region 4. The field insulating film 3 is formed.
상기 n형 표류 영역(4)에는 n+확산층으로된 드레인 영역(8a)이 형성되어 있고, p형 확산층(5)에는 n+확산층으로된 소오스 영역(8)과 p+층으로된 소오스 콘택층(9)이 형성되어 있다.The n-type drift region 4 is formed with a drain region 8a of n + diffusion layer, and the p-type diffusion layer 5 has a source region 8 of n + diffusion layer and a source contact layer of p + layer. (9) is formed.
이때 소오스/드레인 영역은 각각 n형 표류 영역(4)과 p형 확산층(5)의 접합면으로부터 떨어져서 형성되어 있고, p형 확산층(5)내에 형성되어 있는 소오스 영역(8)과 소오스 콘택층(9)은 서로 접하여 형성되어 있다.At this time, the source / drain regions are formed away from the junction surface of the n-type drift region 4 and the p-type diffusion layer 5, respectively, and the source region 8 and the source contact layer formed in the p-type diffusion layer 5 ( 9) is formed in contact with each other.
상기 p형 확산층(5)중 소오스 영역(8)과 소오스 콘택층(9)이 형성되어 있지 않는 상측에 게이트 절연막(6)을 개재하여 다결정실리콘의 게이트 전극(7)이 형성되어 있고, 게이트 전극(7)을 포함하는 기판의 전표면을 덮는 층간 절연막(10)이 형성되어 있다.A gate electrode 7 of polycrystalline silicon is formed on the upper side where the source region 8 and the source contact layer 9 are not formed in the p-type diffusion layer 5 via the gate insulating film 6. An interlayer insulating film 10 covering the entire surface of the substrate including (7) is formed.
상기 층간 절연막(10)상에는 소오스 영역으로부터 연결되며 동시에, n형 표류 영역(4)위의 필드 절연막(3)의 상측 일부분까지 연장되는 필드판 구조를 가지는 소오스 전극(11)이 형성 되어 있고, 드레인 영역의 상측에는 드레인 영역과 연결되는 드레인 전극(12)이 형성된 구조를 가지고 있다.A source electrode 11 is formed on the interlayer insulating film 10 and has a field plate structure connected to the source region and extending to an upper portion of the field insulating film 3 on the n-type drifting region 4. The drain electrode 12 connected to the drain region is formed above the region.
그리고, 도 1(B)를 참조하면, 게이트 전극이 필드판 구조를 가지는 종래의 전력 소자는 도 1(A)에서 게이트 전극(7)과 소오스 전극(11)의 형성범위, 예컨대 게이트 전극과 소오스 전극의 길이가 다를뿐 나머지는 동일하다.In addition, referring to FIG. 1B, a conventional power device having a gate plate having a field plate structure includes a range in which the gate electrode 7 and the source electrode 11 are formed in FIG. 1A, for example, the gate electrode and the source. The lengths of the electrodes are different, but the rest are the same.
예컨대, 도 1(B)의 전력소자는 게이트 전극이 게이트 영역으로부터 n 표류영역(4)위의 필드 절연막(3)의 상측의 일부분까지 연장되어 설치된 구조를 가지고 있다.For example, the power device of FIG. 1B has a structure in which a gate electrode extends from a gate region to a portion of an upper side of the field insulating film 3 on the n-drift region 4.
상술한 도 1(A)의 종래의 소오스 필드 판 구조의 전력소자는, 소자동작시 소오스 필드 판으로 인해 n형 표류 영역(4)에서 RESURF(Reduced Surface Field)효과로 표면 전계(surface field)가 낮게되어 항복전압을 높일 수 있는 반면에 on-저항은 단지 n형 표류영역의 불순물 농도 및 접합깊이등에 의해 결정된다.The power element of the conventional source field plate structure of FIG. 1A described above has a low surface field due to the reduced surface field (RESURF) effect in the n-type drift region 4 due to the source field plate during operation of the device. On-resistance is only determined by the impurity concentration and junction depth in the n-type drift region.
또한, 도 1(B)의 종래의 게이트 필드판 구조의 전력소자의 경우, n형 표류영역의 공핍층은 드레인 전압 및 게이트 전압을 증가시킴에 따라 작아지며 소오스 필드판 구조의 소자보다 on-저항은 개선되지만 항복 전압은 낮아지게 된다.In addition, in the power device of the conventional gate field plate structure of FIG. 1B, the depletion layer of the n-type drift region becomes smaller as the drain voltage and the gate voltage are increased, and are on-resistance than the element of the source field plate structure. Is improved but the breakdown voltage is lowered.
상술한 바와 같이 소오스 필드판과 게이트 필드판 구조를 가지는 전력 소자는 소오스 혹은 게이트 전극중 하나만을 표류 영역위의 필드 절연막의 일부분까지 확장하여 설치한 구조를 가지고 있어, 높은 항복전압과 낮은 on-저항을 동시에 실현하기 어려운 문제점을 가지고 있었다.As described above, a power device having a source field plate and a gate field plate structure has a structure in which only one of the source or gate electrode is extended to a part of the field insulating film on the drift region, thereby providing a high breakdown voltage and a low on-resistance. It was difficult to realize at the same time.
상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 본 발명의 목적은 LDMOS형 전력 소자에 있어서, 소오스 및 게이트 영역으로부터 n형 표류영역위의 필드 산화막의 상측의 일부분까지 소오스 및 게이트 전극이 확장되는 이중 필드판 구조를 가지는 전력소자를 제공하는데 있다.An object of the present invention for solving the problems of the prior art as described above, in the LDMOS type power device, the source and the gate electrode is extended from the source and the gate region to a portion of the upper side of the field oxide film on the n-type drifting region It is to provide a power device having a field plate structure.
또한 본 발명의 목적은 이중 필드판(double field plate)구조를 갖는 LDMOS형 전력 소자로서 드레인 전압으로부터 게이트 및 소오스 전극에 인가되는 전압차이를 이용하여 표류 영역에서의 공핍층의 폭을 조절함으로서 종래의 단일 필드판을 사용하는 소자보다 항복전압 및 on-저항을 동시에 개선시킬 수 있는 전력소자를 제공하는데 있다.It is also an object of the present invention to provide a LDMOS type power device having a double field plate structure, by controlling the width of the depletion layer in the stray region by using a voltage difference applied from the drain voltage to the gate and the source electrode. It is to provide a power device that can improve the breakdown voltage and on-resistance at the same time than the device using a single field plate.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 전력소자는 실리콘 기판상의 제 1 도전형의 에피층에 제 2 도전형의 표류 영역과 제 1 도전형의 확산층에 접하여 형성되어 있고, 상기 제 2 도전형의 표류영역에 드레인 영역이 형성되어 있으며, 제 1 도전형의 확산층에 소오스 영역이 형성되어 있고, 상기 표류영역의 중앙부분에 필드 절연막이 형성되어 있으며, 상기 제 1 도전형 확산층위에 게이트 절연막을 개재한 게이트 전극이 형성되어 있고, 소오스/드레인 전극을 구비하고 있는 전력소자에 있어서, 상기 게이트 전극이 게이트 영역으로부터 표류영역의 중심부 상측을 따라 필드 절연막의 상측의 일부까지 가로방향으로 연장되어 형성된 게이트 필드 판 구조를 가지며, 상기 소오스 전극이 소오스 영역으로부터 표류 영역 상측의 필드 절연막의 일부분까지 연장되는 소오스 필드판 구조를 가지는 것을 특징으로 한다.The power device according to the embodiment of the present invention for achieving the above object is formed in the epitaxial layer of the first conductivity type on the silicon substrate in contact with the drift region of the second conductivity type and the diffusion layer of the first conductivity type, the second A drain region is formed in the conductive drifting region, a source region is formed in the first conductive diffusion layer, a field insulating film is formed in the center portion of the drifting region, and a gate insulating film is formed on the first conductive diffusion layer. In a power device having a gate electrode interposed therebetween and having a source / drain electrode, the gate electrode extends in a horizontal direction from the gate region to a part of the upper side of the field insulating film along the upper side of the center portion of the drift region. Has a gate field plate structure, and the source electrode is insulated from the source region above the drift region. Characterized in that the source having a field plate structure extending to a portion.
상기 목적을 달성하기 위한 본 발명의 제 2 실시예에 따른 전력소자는 실리콘 기판상의 제 1 도전형의 에피층에 제 2 도전형의 표류 영역과 제 1 도전형의 확산층에 접하여 형성되어 있고, 상기 제 2 도전형의 표류영역에 드레인 영역이 형성 되어 있으며, 제 1 도전형의 확산층에 소오스 영역이 형성되어 있고, 상기 표류 영역의 중앙부분에 필드 절연막이 형성되어 있으며, 상기 제 1 도전형 확산층위에 게이트 절연막을 개재한 게이트 전극이 형성되어 있고, 소오스/드레인 전극을 구비하고 있는 전력소자에 있어서, 상기 게이트 전극이 게이트 영역으로부터 표류영역의 상측의 양측 가장자리 부근을 따라 필드 절연막의 일부분까지 연장되는 두 개의 필드판을 가지며, 상기 소오스 전극이 소오스 영역으로부터 표류 영역 상측의 필드 절연막의 일부분까지 연장되는 서로 분리된 소오스 필드판 구조를 가지는 것을 특징으로 한다.The power device according to the second embodiment of the present invention for achieving the above object is formed in the epi layer of the first conductivity type on the silicon substrate in contact with the drift region of the second conductivity type and the diffusion layer of the first conductivity type. A drain region is formed in the two-conducting drift region, a source region is formed in the first conductive diffusion layer, a field insulating film is formed in the center portion of the drift region, and a gate is formed on the first conductive diffusion layer. In a power device having a gate electrode interposed between an insulating film and a source / drain electrode, two gate electrodes extending from the gate area to a portion of the field insulating film along the vicinity of both edges of the upper side of the drifting area. Has a field plate, and the source electrode is part of the field insulating film above the source region from the source region. Characterized in that with each discrete source field plate structure extending.
결과적으로 본 발명은 소오스 및 게이트 영역으로부터 표류영역위의 필드 절연막의 일부분까지 소오스 및 게이트 전극의 필드판이 확장되며, 게이트 영역으로부터 확장된 게이트 전극의 필드판은 표류 영역위의 중앙부를 따라 위치하거나, 양측의 가장자리 부근에 위치하며, 두 전극의 필드판이 상하로 중첩되는 이중 필드판 (double field plate)구조를 갖는다.As a result, the present invention extends the field plate of the source and gate electrodes from the source and gate regions to a portion of the field insulating film on the drifting region, and the field plate of the gate electrode extending from the gate region is located along the center portion above the drifting region, It is located near the edges of both sides, and has a double field plate structure in which field plates of two electrodes overlap vertically.
따라서 본 발명은 게이트와 소오스 영역에 각각 필드판을 갖는 이중 필드판 구조를 갖는 LDMOS형 전력 소자로서, 종래의 단일 필드판을 사용한 소자보다 높은 항복전압과 동시에 낮은 on-저항 특성을 얻을 수 있다.Therefore, the present invention is an LDMOS type power device having a double field plate structure each having a field plate in a gate and a source region, and can achieve a high breakdown voltage and a low on-resistance characteristic than a device using a conventional single field plate.
도 1은 종래의 단일 필드판 구조를 갖는 전력소자를 나타낸 단면 사시도로서1 is a cross-sectional perspective view showing a power device having a conventional single field plate structure;
(A)는 소오스 필드판 구조를 가지는 전력소자의 단면 사시도,(A) is a sectional perspective view of a power device having a source field plate structure,
(B)는 게이트 필드판 구조를 가지는 전력소자의 단면 사시도,(B) is a sectional perspective view of a power device having a gate field plate structure,
도 2(A)는 본 발명의 일실시예에 따른 이중 필드판 구조를 갖는 전력소자의 단면 사시도,2 (A) is a sectional perspective view of a power device having a double field plate structure according to an embodiment of the present invention;
도 2(B)는 도 2(A)의 A-A'선에 따른 단면 구조도,(B) is a cross-sectional structural view taken along the line AA 'of Figure 2 (A),
도 3(A)는 본 발명의 다른 실시예에 따른 이중 필드판 구조를 갖는 전력소자의 단면 사시도,3 (A) is a sectional perspective view of a power device having a double field plate structure according to another embodiment of the present invention;
도 3(B)는 도 3(A)의 C-C'선에 따른 단면 구조도,(B) is a cross-sectional structural view taken along the line CC 'of Figure 3 (A),
도 4 도 (A) 내지 (D)는 도 2의 이중 필드판 구조를 갖는 전력소자의 제조 공정 순서도.4 (A) to (D) is a flow chart of a manufacturing process of a power device having a double field plate structure of FIG.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
1 : p형 실리콘 기판(p type silicon substrate)1: p type silicon substrate
2 : p형 에피층(p-type epitaxial layer)2: p-type epitaxial layer
3 : 필드 절연막(field Insulator)3: Field Insulator
4 : n형 표류 영역(n-type drift region)4: n-type drift region
5 : p형 확산층(p-type diffused layer)5: p-type diffused layer
6 : 게이트 절연막(Gate insulator)6: gate insulator
7, 7a,7b : 게이트 전극(Gate electrode)7, 7a, 7b: Gate electrode
8, 8a : n+소오스/드레인 영역(n+source/drain region)8, 8a: n + source / drain regions (n + source / drain region)
9 : p+소오스 콘택층(p+source contact layer)9: p + source contact layer (p + source contact layer)
10 : 층간 절연막(Interdielectrics)10: Interdielectrics
11 : 소오스 전극(Source electrode)11 source electrode
12 : 드레인 전극(Drain electrode)12: drain electrode
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2(A)는 본 발명의 일실시예 의한 이중 필드판을 가지는 LDMOS형 전력 소자를 나타내고, 도 3(A)은 본 발명의 제 2 실시예에 의한 이중 필드판을 가지는 LDMOS형 전력소자를 나타낸 것이다.2 (A) shows an LDMOS type power device having a double field plate according to an embodiment of the present invention, and FIG. 3 (A) shows an LDMOS type power device having a double field plate according to a second embodiment of the present invention. It is shown.
본 발명에 의한 전력 소자는 종래의 기술로서 개시된 도 1의 전력소자와 부분적으로 동일한 구조를 가지고 있으므로, 동일한 부분에 대해서는 동일한 참조번호를 부여하고 그의 설명은 생략한다.Since the power device according to the present invention has a structure which is partially identical to that of the power device of FIG.
도 2(A),(B) 내지 도 3(A),(B)을 참조하여 종래 기술에 대비한 본 발명의 게이트 전극과 소오스 전극의 특징적인 구조를 설명하면 다음과 같다.Referring to Figures 2 (A), (B) to 3 (A), (B) will be described a characteristic structure of the gate electrode and the source electrode of the present invention compared to the prior art as follows.
우선, 도 2(A) 내지 도 2(B)를 참조하면, 본 발명의 일실시예에 따른 전력소자의 게이트 전극(7)은 게이트 영역으로부터 가로방향으로 n형 표류 영역(4)의 상측의 중심부를 지나 필드 절연막의 일부분까지 확장되는 게이트 필드판 구조를 가지고 있으며, 소오스 전극(11)은 소오스 영역으로부터 n형 표류영역(4)의 상측의 필드 절연막(10)의 일부분까지 확장되는 필드판 구조를 가지고 있다.First, referring to FIGS. 2A to 2B, the gate electrode 7 of the power device according to the embodiment of the present invention is located on the upper side of the n-type drifting region 4 in the horizontal direction from the gate region. Has a gate field plate structure extending through the center portion to a portion of the field insulating film, and the source electrode 11 extends from the source region to a portion of the field insulating film 10 above the n-type drifting region 4. Have
그리고, 도 3(A)내지 도 3(B)를 참조하면, 본 발명의 제 2 실시예에 따른 전력소자의 게이트 전극(7)은 게이트 영역으로부터 가로방향으로 n형 표류영역의 상측의 가장자리 부근의 양측을 따라 분리된 두 개의 필드판(7a, 7b)으로 필드영역의 일부분까지 확장되는 게이트 필드판 구조를 가지고 있으며, 소오스 전극(11)은 소오스 영역으로부터 n형 표류영역(4)의 상측의 필드 절연막(10)의 일부분까지 확장되는 구조를 가지고 있다.3 (A) to 3 (B), the gate electrode 7 of the power device according to the second embodiment of the present invention is near the edge of the upper side of the n-type drifting region in the horizontal direction from the gate region. The two field plates 7a and 7b are separated along both sides of the gate field plate structure extending to a part of the field region, and the source electrode 11 is formed on the upper side of the n-type drifting region 4 from the source region. It has a structure that extends to a part of the field insulating film 10.
따라서 본 발명의 전력소자는 게이트 전극(7)과 소오스 전극(11)이 n형 표류영역(4)의 상측으로 필드 절연막의 일부분까지 확장되어 형성되어 있는 이중 필드판 구조를 가지고 있다.Therefore, the power device of the present invention has a double field plate structure in which the gate electrode 7 and the source electrode 11 are extended to a part of the field insulating film above the n-type drifting region 4.
도 4(A) 내지 도 4(D)는 본 발명의 이중 필드판 구조를 갖는 LDMOS형 전력 소자의 제조 순서를 나타낸 공정 단면도이다.4A to 4D are process cross-sectional views showing a manufacturing procedure of the LDMOS type power device having the double field plate structure of the present invention.
이하, 상기 도면을 참조하여, 제조공정을 단계적으로 설명하면 다음과 같다.Hereinafter, the manufacturing process will be described step by step with reference to the drawings.
도 4(A)를 참조하면, 종래의 LDMOS형 전력소자의 제조 방법을 이용하여 p형 실리콘 기판(1)위에 낮은 농도의 p형 에피층(2)을 형성한 후, 사진전사 및 식각공정, 불순물 이온주입 및 고온 열처리공정등으로 채널영역인 p형 확산층(5)과 n 형 표류영역(4)을 형성시키고, 이어서 표류영역의 소정영역을 산화하여 필드 절연막(3)을 형성시킨다.Referring to FIG. 4 (A), after forming a low concentration p-type epi layer 2 on a p-type silicon substrate 1 using a conventional method for manufacturing an LDMOS type power device, a photo transfer and etching process, The p-type diffusion layer 5 and the n-type drifting region 4, which are channel regions, are formed by impurity ion implantation and a high-temperature heat treatment process, and then a predetermined region of the drifting region is oxidized to form the field insulating film 3.
다음, 도 4(B)에 나타낸 바와 같이, 소자의 문턱전압 조절을 위해 채널영역에 이온주입을 행한 후, n형 표류영역(4)과 p형 확산층(5)의 표면에 게이트 절연막(6)을 형성하고, 다결정실리콘을 증착한 후 사진전사공정으로 다결정 실리콘을 패터닝하여 필드판 구조를 가지는 게이트 전극(7)을 형성한다.Next, as shown in Fig. 4B, after ion implantation is performed in the channel region for adjusting the threshold voltage of the device, the gate insulating film 6 is formed on the surfaces of the n-type drift region 4 and the p-type diffusion layer 5, respectively. After the polycrystalline silicon is deposited, the polycrystalline silicon is patterned by photolithography to form a gate electrode 7 having a field plate structure.
이때, 게이트 전극(7)은 n형 표류영역(4)과 접하는 p형 확산층(5)의 상측부분에 형성되어, 게이트 영역으로부터 n형 표류영역(4)의 중심부를 따라 가로방향으로 필드 절연막(3)의 일부분까지 연장되도록 형성된다.In this case, the gate electrode 7 is formed on the upper portion of the p-type diffusion layer 5 in contact with the n-type drifting region 4, and is formed in a horizontal direction along the center of the n-type drifting region 4 from the gate region. It is formed to extend to a part of 3).
또한, 본 발명의 제 2 실시예에 따르면 도 3(A)에 도시된 바와 같이, 상기 게이트 전극(7)은 n형 표류영역(4)과 접하는 p형 확산층(5)의 상측부분에 형성되어, 게이트 영역으로부터 n형 표류 영역(4)의 상측의 가장자리 부근의 양측을 따라 분리된 구개의 필드판(7a,7b)의 가로방향으로 필드 절연막(3)의 일부분까지 연장되도록 형성될 수도 있다.In addition, according to the second embodiment of the present invention, as shown in FIG. 3A, the gate electrode 7 is formed on the upper portion of the p-type diffusion layer 5 in contact with the n-type drifting region 4. It may be formed so as to extend to a part of the field insulating film 3 in the transverse direction of the palate field plates 7a and 7b separated along both sides near the upper edge of the n-type drifting region 4 from the gate region.
이어서, 도 4(C)에 도시한 바와 같이, 소자의 소오스 및 드레인 영역을 제외한 전표면에 이온주입 마스크(도시하지 않음)를 형성하고 n형 불순물을 주입한 후, 상기 이온주입 마스크를 제거하고, p+소오스 콘택층(9)을 형성하기 위해 p형 확산층(5)의 n형 불순물 주입영역의 측면을 노출시키는 이온주입 마스크(도시하지 않음)를 형성한 후, p형 불순물 이온을 주입하고 상기 이온 주입 마스크를 제거한후 기판을 전기로 혹은 급속열처리 장비로서 열처리 공정을 수행하여, 결과적으로 n+불순물을 갖는 소오스/드레인 영역(8, 8a) 및 p+불순물을 갖는 소오스 콘택층(9)을 형성한다.Subsequently, as shown in FIG. 4C, an ion implantation mask (not shown) is formed on the entire surface except for the source and drain regions of the device, and after implanting n-type impurities, the ion implantation mask is removed. After forming an ion implantation mask (not shown) exposing the side surface of the n-type impurity implantation region of the p-type diffusion layer 5 to form the p + source contact layer 9, p-type impurity ions are implanted by performing a thermal process to the substrate after removing the ion implantation mask to an electrical or rapidly as heat treatment equipment and, as a result, n + source contact layer (9) having a source / drain region (8, 8a) and the p + impurity has an impurity To form.
이어서, 기판의 전표면에 저온에서 층간 절연막(10)을 증착시킨다. 이때 층간 절연막으로는 주로 TEOS 산화막과 BPSG (boro phophosilicate glass)막이 사용된다.Subsequently, the interlayer insulating film 10 is deposited on the entire surface of the substrate at low temperature. At this time, TEOS oxide film and BPSG (boro phophosilicate glass) film are mainly used as the interlayer insulating film.
다음, 도 4(D)에 도시한 바와 같이, 사진전사 공정을 수행하여 p형 확산층(5)의 소오스 영역(8) 및 소오스 콘택층(9)과 드레인 영역(8a)이 노출되도록 층간 절연막(10)을 패터닝하여 소오스/드레인 콘택홀(도시하지 않음)을 형성한 후, 기판의 전면에 금속층을 형성하고, 이 금속층을 사진 전사공정으로 패터닝하여 소오스 전극(11)과 드레인 전극(12)을 형성한다.Next, as shown in FIG. 4D, an interlayer insulating film (eg, a phototransfer process) is formed to expose the source region 8, the source contact layer 9, and the drain region 8a of the p-type diffusion layer 5. 10) to form a source / drain contact hole (not shown), and then a metal layer is formed on the entire surface of the substrate, and the metal layer is patterned by a photo transfer process to form the source electrode 11 and the drain electrode 12. Form.
이때, 상기 소오스 전극(11)은 소오스 영역으로부터 n 표류영역의 상측의 필드 절연막(10)의 일부분까지 연장되도록 형성된다.In this case, the source electrode 11 is formed to extend from the source region to a portion of the field insulating film 10 above the n-drift region.
본 발명에서는 이중 필드판을 형성하기 위해 소오스 전극 및 게이트 전극을 표류 영역위의 필드 절연막의 일부분까지 연장되도록 형성하였다. 그리고, 두 필드판 사이에는 전기적으로 격리되는 절연막이 있으며, 게이트 영역으로부터 표류영역으로 확장되는 게이트 전극의 필드판은 표류 영역의 상측의 중심부를 따라 연장된 제 1 실시예의 구조와, 표류영역 상측의 가장자리 부근의 양측을 따라 분리된 두 개의 필드판으로 연장되는 제 2 실시예의 구조를 가지고 있다.In the present invention, the source electrode and the gate electrode are formed to extend to a part of the field insulating film on the drift region to form a double field plate. An insulating film is electrically isolated between the two field plates, and the field plate of the gate electrode extending from the gate region to the drifting region has the structure of the first embodiment extending along the center of the upper side of the drifting region, and the upper side of the drifting region. It has the structure of the second embodiment extending into two field plates separated along both sides near the edges.
이와 같은 이중 필드판을 갖는 전력소자는 소자 동작시 공핍층은 게이트 전압과 드레인 전압을 증가시킴에 따라, 제 1 실시예의 게이트 전극을 가지는 전력소자의 경우 에는 캐리어가 드레인쪽으로 이동하는 방향으로 표류 영역의 양쪽 가장자리 부분에서는 공핍층이 큰 반면에 중앙부분에서는 공핍층이 작아진다.In the power device having such a double field plate, as the depletion layer increases the gate voltage and the drain voltage during device operation, in the case of the power device having the gate electrode of the first embodiment, the carrier moves toward the drain. The depletion layer is larger at both edges, while the depletion layer is smaller at the center.
그리고, 제 2 실시예의 게이트 전극을 가지는 전력소자의 경우에는 캐리어가 드레인쪽으로 이동하는 방향으로, 게이트 필드판 아래의 표류 영역의 양측의 가장자리부분에서는 공핍층이 작은 반면에 게이트 필드판과 중첩되지 않는 소오스 필드판 아래의 표류영역에서는 공핍층이 넓어진다.In the case of the power device having the gate electrode of the second embodiment, in the direction in which the carrier moves toward the drain, the depletion layer is small at both edge portions of the drift region under the gate field plate, but does not overlap the gate field plate. The depletion layer widens in the drift region below the source field plate.
따라서 본 발명의 실시예에 따른 게이트 필드판 구조를 가지는 전력소자의 경우에는 표류 영역의 중앙 또는 가장자리부분에서 공핍층은 감소하여, 결과적으로 캐리어가 통과할 수 있는 면적이 증가되어 on-저항은 더욱 낮아진다. 또한 종래의 게이트 필드판을 사용하였을때 보다는 표류영역 가장자리에서의 공핍층이 증가되어 RESURF(reduced surface field) 효과를 촉진시켜 높은 항복전압이 유지된다.Therefore, in the case of the power device having the gate field plate structure according to the embodiment of the present invention, the depletion layer is reduced at the center or the edge portion of the drift region, and as a result, the area through which the carrier can pass is increased, resulting in more on-resistance. Lowers. In addition, the depletion layer at the edge of the stray region is increased rather than using the conventional gate field plate to promote a reduced surface field (RESURF) effect, thereby maintaining a high breakdown voltage.
본 발명의 전력 소자는 종래의 단일 필드판 구조의 전력 소자와 비교해볼 때, 이중 필드판 구조의 소자는 동작시 표류 영역내의 공핍층이 드레인 전압 및 게이트 전압에 의해서 변화하게되며, 소오스 필드판에 의해 표류영역에서의 RESURF 효과로 항복전압을 높일 수 있을뿐만아니라, 동시에 게이트 필드판에 의한 공핍층의 감소로 인해 on-저항이 더욱 낮아짐으로서 소자의 성능이 향상된다.Compared with the conventional single-field plate structure, the power device of the present invention has a double field plate structure in which the depletion layer in the drift region is changed by the drain voltage and the gate voltage. As a result, the breakdown voltage can be increased by the RESURF effect in the stray region, and at the same time, the on-resistance is further lowered due to the reduction of the depletion layer by the gate field plate, thereby improving the device performance.
따라서 본 발명은 고전압 전력소자에서 문제가 되고 있는 높은 항복전압과 동시에 낮은 on-저항을 동시에 얻을 수 있는 구조를 가지고 있어 종래의 소자 제조공정으로도 쉽게 구현할 수 있으며, 향후 PDP 및 FED 구동회로 IC에 적용될 수 있다.Therefore, the present invention has a structure that can simultaneously obtain a high breakdown voltage and a low on-resistance, which is a problem in high-voltage power devices, so that the present invention can be easily implemented in a conventional device manufacturing process. Can be applied.
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