KR20010045387A - Method for forming fuse of semiconductor device - Google Patents
Method for forming fuse of semiconductor device Download PDFInfo
- Publication number
- KR20010045387A KR20010045387A KR1019990048657A KR19990048657A KR20010045387A KR 20010045387 A KR20010045387 A KR 20010045387A KR 1019990048657 A KR1019990048657 A KR 1019990048657A KR 19990048657 A KR19990048657 A KR 19990048657A KR 20010045387 A KR20010045387 A KR 20010045387A
- Authority
- KR
- South Korea
- Prior art keywords
- fuse
- forming
- protective film
- thickness
- semiconductor device
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
본 발명은 반도체 소자의 퓨즈(Fuse) 형성 방법에 관한 것으로서, 보다 구체적으로는 금속(Metal) 배선 공정에서 사용되는 금속으로 퓨즈를 형성하고, 상기 퓨즈 상에 증착되는 보호막(Passivation)의 두께를 일정하게 유지함으로써, 레이저 리페어(Laser Repair)에 의한 퓨즈 절단을 용이하게 하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a fuse of a semiconductor device. More specifically, the fuse is formed of a metal used in a metal wiring process, and the thickness of a passivation layer deposited on the fuse is fixed. The present invention relates to a method for facilitating fuse cutting by laser repair.
반도체 메모리 소자에 있어서 결함(Fail)이 발생한 경우에 결함이 발생한 부분을 리페어하기 위하여 퓨즈를 사용하고 있는데, 상기 퓨즈는 비트 라인(Bit Line)을 형성하는 공정에서 비트 라인을 형성하기 위한 폴리 실리콘(Ploy Silicon)을 사용하여 형성하게 된다.In a semiconductor memory device, a fuse is used to repair a defective portion when a failure occurs. The fuse includes a polysilicon for forming a bit line in a process of forming a bit line. Ploy Silicon).
반도체 소자에서 결함이 발생한 경우에 레이저를 이용하여 상기 퓨즈를 절단하게 되는데, 레이저에 의한 퓨즈의 절단이 용이하게 이루어지기 위해서는 퓨즈의 상부에 증착되는 산화막이 일정 두께를 유지하여야 한다.When a defect occurs in a semiconductor device, the fuse is cut by using a laser. In order to easily cut the fuse by a laser, an oxide film deposited on the top of the fuse must maintain a predetermined thickness.
도 1은 폴리 실리콘을 사용하여 형성된 종래의 퓨즈를 도시한 평면도이다. 도 1을 참조하면, 종래의 퓨즈 형성 방법은 반도체 기판 상에 구비된 패드(Pad) 영역(10)에 비트 라인(Bit Line) 공정에서 사용되는 폴리 실리콘을 이용하여 퓨즈(1)를 형성하고, 상기 퓨즈(1) 상부에 산화막(3)을 증착하고, 퓨즈(1)가 노출된 부분(2)을 마스크(Mask)를 사용하여 산화막(3)을 식각 함으로써, 산화막(3)의 두께를 일정하게 유지한다.1 is a plan view showing a conventional fuse formed using polysilicon. Referring to FIG. 1, in the conventional fuse forming method, a fuse 1 is formed using polysilicon used in a bit line process in a pad region 10 provided on a semiconductor substrate. The oxide film 3 is deposited on the fuse 1, and the oxide film 3 is etched using the mask on the portion 2 where the fuse 1 is exposed, thereby maintaining a constant thickness of the oxide film 3. Keep it.
일반적으로 레이저에 의한 퓨즈(1)의 절단이 쉽게 이루어지기 위해서는 퓨즈(1) 상부의 산화막의 두께가 5,000 Å정도로 유지되어야 한다.In general, in order to easily cut the fuse 1 by the laser, the thickness of the oxide film on the upper part of the fuse 1 should be maintained at about 5,000 m 3.
그러나, 폴리 실리콘으로 형성된 퓨즈 상부의 산화막을 식각하는 과정에 있어서, 반도체 기판의 웨이퍼(Wafer) 자체의 영역별로 산화막의 두께가 서로 다르게 증착되고, 식각 공정 후 남게되는 산화막의 두께가 모니터링 박스(Monitoring Box)와 실제 퓨즈 상의 경우에 서로 다르게 됨으로써 퓨즈 상부에 형성하려고 하는 산화막의 두께를 조절하는 것이 매우 어렵다.However, in the process of etching the oxide film on the fuse formed of polysilicon, the thickness of the oxide film is deposited differently for each region of the wafer itself of the semiconductor substrate, and the thickness of the oxide film remaining after the etching process is monitored. It is very difficult to control the thickness of the oxide film to be formed on the fuse by being different from the case of the box and the actual fuse.
예를 들어, 퓨즈 상부의 산화막에 대한 식각이 과도하게 진행되면 퓨즈가 드러나는 경우가 발생하고, 반대로 산화막이 과소 식각되는 경우에는 레이저에 의한 리페어 공정에서 퓨즈 절단이 제대로 이루어지지 않는 경우가 발생하게 된다.For example, when the etching of the oxide layer on the upper part of the fuse is excessively performed, the fuse may be exposed. On the contrary, when the oxide layer is under-etched, the fuse may not be properly cut in the repair process by the laser. .
도 2에는 퓨즈(1)가 노출된 부분(2)의 산화막에 대한 식각 공정이 제대로 이루어지지 않아서 레이저 절단 후에도 퓨즈가 절단되지 않고 남게 된 경우의 단면도를 도시한 것이다. 상기 도 2에서는 레이저 절단 후에도 퓨즈(4)가 2,000 Å정도가 남아있다.FIG. 2 is a cross-sectional view of a case in which the etching process for the oxide film of the portion 2 where the fuse 1 is exposed is not performed properly and the fuse remains uncut even after the laser cutting. In FIG. 2, the fuse 4 remains about 2,000 kPa even after laser cutting.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 금속 배선 공정에서 사용되는 금속을 이용하여 퓨즈를 형성하고, 상기 퓨즈 상부에 증착되는 보호막의 두께를 일정하게 유지함으로써 레이저를 이용한 리페어 작업에 의해 상기 퓨즈가 용이하게 절단되도록 하는데 그 목적이 있다.The present invention is to solve the above problems, by forming a fuse using a metal used in the metal wiring process, by maintaining a constant thickness of the protective film deposited on the fuse by the repair operation using a laser The purpose is to allow the fuse to be easily cut.
도 1은 종래의 폴리 실리콘을 이용한 퓨즈의 평면 구조도,1 is a planar structural diagram of a fuse using a conventional polysilicon,
도 2는 폴리 실리콘으로 형성된 종래의 퓨즈에 있어서 레이저 절단이 제대로 수행되지 않은 경우를 나타내는 단면도,2 is a cross-sectional view showing a case where laser cutting is not properly performed in a conventional fuse formed of polysilicon;
도 3은 본 발명의 실시예에 따른 금속을 이용한 퓨즈 평면 구조도,3 is a fuse plane structure diagram using a metal according to an embodiment of the present invention,
도 4a는 본 발명의 실시예에 따른 제 1 보호막으로서의 USG를 1,000 Å의 두께로 증착한 경우에 패턴이 밀한 지역의 금속 단면도,4A is a cross-sectional view of a metal with a dense pattern when USG as a first passivation film is deposited at a thickness of 1,000 GPa according to an embodiment of the present invention;
도 4b는 본 발명의 실시예에 따른 제 1 보호막으로서의 USG를 3,000 Å의 두께로 증착한 경우에 패턴이 밀한 지역의 금속 단면도.4B is a cross-sectional view of a metal with a dense pattern when USG as a first passivation film is deposited to a thickness of 3,000 kPa in accordance with an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 명칭)(Name of the code for the main part of the drawing)
10: 패드 1: 퓨즈10: Pad 1: Fuse
2: 광원에 노출된 퓨즈 부분 3: 광원에 노출되지 않은 퓨즈 부분2: fuse part exposed to the light source 3: fuse part not exposed to the light source
4: 절단이 제대로 되지 않은 퓨즈4: Fuse not cut correctly
상기한 목적을 달성하기 위하여, 본 발명은 금속 배선 공정에서 사용되는 금속으로 반도체 기판 상에 구비된 패드 영역에 퓨즈를 형성하는 단계와, 상기 퓨즈 상에 증착되는 보호막의 두께를 일정하게 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention is to form a fuse in the pad region provided on the semiconductor substrate with a metal used in the metal wiring process, and the step of forming a constant thickness of the protective film deposited on the fuse Characterized in that it comprises a.
상기 퓨즈 상부의 보호막은 USG(Undopped Silicate Glass)를 이용한 1차 보호막과, 플라즈마(Plasma) 공정으로 증착된 질화막에 의한 2차 보호막으로 이루어지는 것을 특징으로 한다.The protective layer on the fuse may include a primary protective layer using USG (Undopped Silicate Glass), and a secondary protective layer by a nitride film deposited by a plasma process.
상기 보호막을 일정 두께로 형성하는 단계는 퓨즈 상부에 증착되는 보호막을 식각 함으로써 원하는 두께를 얻는 것을 특징으로 한다.Forming the protective film to a predetermined thickness is characterized in that the desired thickness is obtained by etching the protective film deposited on the fuse.
상기 보호막을 일정 두께로 형성하는 단계는 퓨즈 상부의 보호막을 원하는 두께로 증착한 다음에, 퓨즈가 존재하는 패드 영역의 보호막은 노출시키지 않도록 마스크를 형성하여 식각하는 것을 특징으로 한다.The forming of the passivation layer to a predetermined thickness may include depositing a passivation layer on the fuse to a desired thickness, and then etching and forming a mask so as not to expose the passivation layer in the pad region where the fuse is present.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 실시예에 따른 금속 배선 공정의 금속을 이용한 퓨즈의 평면 구조도를 나타낸 것이다. 도 3을 참조하면, 본 발명은 금속 배선 공정에 사용되는 금속을 이용하여 반도체 기판 상의 패드 영역(10)에 퓨즈(1)를 형성하는 단계와, 상기 퓨즈(1) 상부에 일정 두께의 보호막을 형성하는 단계를 포함한다.Figure 3 shows a plan view of a fuse using a metal of the metal wiring process according to an embodiment of the present invention. Referring to FIG. 3, the present invention provides a method of forming a fuse 1 on a pad region 10 on a semiconductor substrate by using a metal used in a metal wiring process, and forming a protective film having a predetermined thickness on the fuse 1. Forming a step.
금속 배선 공정에서는 일반적으로 알루미늄을 사용하는데, 이러한 알루미늄을 이용하여 퓨즈(1)를 형성할 수도 있고, 알루미늄 이외의 다른 금속을 사용하여 퓨즈(1)를 형성할 수도 있다.In the metal wiring process, aluminum is generally used. The fuse 1 may be formed using such aluminum, or the fuse 1 may be formed using a metal other than aluminum.
퓨즈(1)를 형성한 후에 보호막을 증착하게 되는데, 레이저 절단 작업을 용이하게 하기 위해서 보호막의 두께는 5,000 Å 정도가 적당하다.After the fuse 1 is formed, a protective film is deposited. In order to facilitate laser cutting, the protective film has a thickness of about 5,000 kPa.
상기 도 3에서는 5,000 Å의 일정한 두께를 갖는 보호막을 형성하기 위하여, 보호막을 5,000 Å으로 미리 증착한 후에 퓨즈(1) 부분의 보호막은 노출시키지 않고(5) 퓨즈(1)가 없는 부분만 보호막을 노출시키도록 마스크를 제작하여 식각 함으로써 상기 보호막의 두께를 일정하게 제어하는 과정을 도시하였다.In FIG. 3, in order to form a protective film having a constant thickness of 5,000 kPa, after the protective film is deposited in advance to 5,000 kPa, the protective film of the portion of the fuse 1 is not exposed (5). A process of controlling the thickness of the protective film by controlling the thickness of the protective film is illustrated by fabricating and etching a mask to expose the mask.
5,000 Å의 두께를 갖는 보호막을 2층 구조로 형성한다. 먼저, 제 1 보호막으로 USG를 증착하고, 제 2 보호막으로 플라즈마 공정에 의한 질화막을 증착한다. 이 때, 제 1 보호막으로 사용되는 USG는 2,000 Å 정도의 두께가 되도록 하고, 제 2 보호막으로 사용되는 질화막은 3,000 Å 정도의 두께가 되도록 하는 것이 바람직하다.A protective film having a thickness of 5,000 kPa is formed in a two-layer structure. First, USG is deposited as a first protective film, and a nitride film is deposited by a plasma process as a second protective film. At this time, it is preferable that the USG used as the first protective film has a thickness of about 2,000 GPa, and the nitride film used as the second protective film has a thickness of about 3,000 GPa.
상기와 같이 제 1 보호막과 제 2 보호막을 증착하는 경우에 제 1 보호막으로서의 USG를 3,000 Å 이상의 두께로 증착하는 경우에는 경계면 사이의 접촉이 치밀하지 못하게 되고 그에 따라 열처리 공정에 의해 동공(Void)이 형성되기 때문에, 제 1 보호막으로서의 USG는 3,000 Å 이하의 두께로 증착하는 것이 바람직하다.In the case of depositing the first protective film and the second protective film as described above, in the case of depositing USG as the first protective film to a thickness of 3,000 kPa or more, the contact between the interfaces is not dense, and accordingly, the voids are formed by the heat treatment process. Since it is formed, it is preferable to deposit USG as a 1st protective film in thickness of 3,000 Pa or less.
도 4a와 도 4b에는 제 1 보호막으로 USG의 두께를 각각 1,000 Å과 3,000Å으로 증착하고, 제 2 보호막으로서의 질화막은 두 경우에 동일하게 5,000 Å의 두께로 증착한 경우에 패턴이 밀한 지역의 금속 단면도를 도시한 것이다. 도 4a 및 도 4b를 참조하면, 제 1 보호막으로서의 USG를 3,000 Å의 두께로 증착한 경우에는 경계면에 동공이 형성되고, USG를 1,000 Å의 두께로 증착된 경우에는 동공이 발생하지 않은 것을 볼 수 있다.4A and 4B, the thickness of the USG is 1,000 Å and 3,000 Å as the first passivation layer, respectively, and the nitride film as the second passivation layer is deposited in the same thickness of 5,000 5,000 in both cases. The cross section is shown. Referring to FIGS. 4A and 4B, when the USG as the first protective film is deposited to a thickness of 3,000 GPa, pores are formed at the interface, and when the USG is deposited to a thickness of 1,000 GPa, the pupils are not generated. have.
퓨즈 부분에 5,000 Å의 두께로 증착된 보호막을 일정하게 유지하기 위하여, 보호막을 식각하기 위한 패드 마스크는 퓨즈 부분의 보호막은 노출시키지 않고, 퓨즈가 없는 부분의 보호막만을 노출하도록 제작한 후에 식각 공정을 수행한다.In order to keep the protective film deposited at a thickness of 5,000 에 on the fuse part, the pad mask for etching the protective film is manufactured so as to expose only the protective film on the part without the fuse, and the etching process is performed without exposing the protective film on the fuse part. Perform.
결국, 금속으로 형성된 퓨즈(2)와, 상기 퓨즈(2)가 형성된 부분에 증착된 보호막은 식각되지 않기 때문에 5,000 Å의 두께를 일정하게 유지하게 되고, 그에 따라 레이저에 의한 퓨즈 절단 작업이 정확하게 수행될 수 있다.As a result, since the fuse 2 formed of metal and the protective film deposited on the portion where the fuse 2 is formed are not etched, the thickness of 5,000 Å is kept constant, so that the fuse cutting operation by the laser is accurately performed. Can be.
상기에서 기술된 방법과는 달리, 5,000 Å의 두께를 갖는 보호막을 형성하기 위하여, 5,000 Å 이상의 두께로 보호막을 증착한 후에 식각 과정을 거쳐서 원하는 두께로 보호막을 형성하는 것도 가능하다. 이 때에는, 퓨즈가 없는 부분의 보호막뿐만 아니라 퓨즈 상부의 보호막을 노출시키도록 마스크를 제작하고 식각 과정을 수행하여야 한다.Unlike the method described above, in order to form a protective film having a thickness of 5,000 kPa, it is also possible to form a protective film to a desired thickness through an etching process after the protective film is deposited to a thickness of 5,000 kPa or more. In this case, a mask must be fabricated and an etching process can be performed to expose the protection layer on the fuse as well as the protection layer on the non-fuse part.
이상에서 자세히 설명된 바와 같이, 본 발명의 퓨즈 형성 방법에 따르면 금속 배선 공정에서 사용되는 금속을 이용하여 퓨즈를 형성하고, 상기 퓨즈 상에 증착되는 보호막을 일정한 두께로 형성함으로써, 패드 마스크에 의한 식각 작업을 용이하게 하고, 반도체 소자의 결함이 발생한 경우에 레이저 절단 작업에 의한 수율을 향상시킬 수 있다.As described in detail above, according to the fuse forming method of the present invention, by forming a fuse using a metal used in the metal wiring process, by forming a protective film deposited on the fuse to a certain thickness, etching by a pad mask The operation can be facilitated, and the yield by laser cutting can be improved when a defect of the semiconductor element occurs.
또한, 금속 퓨즈 상부에 보호막을 증착하는 경우에 제 1 산화막으로서 USG를 일정 두께로 유지함으로써 경계면에 동공이 발생하는 것을 방지 않음으로써 공정의 신뢰성을 확보할 수 있다.In addition, in the case of depositing a protective film on the upper portion of the metal fuse, by maintaining the USG as a first oxide film at a constant thickness, it is possible to secure the reliability of the process by preventing the occurrence of pupils at the interface.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.Hereinafter, this invention can be implemented in various changes in the range which does not deviate from the summary.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990048657A KR100356791B1 (en) | 1999-11-04 | 1999-11-04 | Method for forming fuse of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990048657A KR100356791B1 (en) | 1999-11-04 | 1999-11-04 | Method for forming fuse of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010045387A true KR20010045387A (en) | 2001-06-05 |
| KR100356791B1 KR100356791B1 (en) | 2002-10-19 |
Family
ID=19618564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990048657A KR100356791B1 (en) | 1999-11-04 | 1999-11-04 | Method for forming fuse of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100356791B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7829392B2 (en) | 2006-07-24 | 2010-11-09 | Hynix Semiconductor Inc. | Method for manufacturing fuse box having vertically formed protective film |
| KR20190092725A (en) | 2018-01-31 | 2019-08-08 | 주식회사 라투인 | Providing and operation system for digital manual of matching service-based |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187647A (en) * | 1997-09-04 | 1999-03-30 | Hitachi Ltd | Semiconductor integrated circuit device and its manufacture |
-
1999
- 1999-11-04 KR KR1019990048657A patent/KR100356791B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7829392B2 (en) | 2006-07-24 | 2010-11-09 | Hynix Semiconductor Inc. | Method for manufacturing fuse box having vertically formed protective film |
| KR20190092725A (en) | 2018-01-31 | 2019-08-08 | 주식회사 라투인 | Providing and operation system for digital manual of matching service-based |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100356791B1 (en) | 2002-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4536949A (en) | Method for fabricating an integrated circuit with multi-layer wiring having opening for fuse | |
| US6562674B1 (en) | Semiconductor integrated circuit device and method of producing the same | |
| US6168977B1 (en) | Method of manufacturing a semiconductor device having conductive patterns | |
| US20030062592A1 (en) | Fuse element, semiconductor device and method for manufacturing the same | |
| KR100356791B1 (en) | Method for forming fuse of semiconductor device | |
| GB2330692A (en) | Fuses for semiconductor devices | |
| JP2000114244A (en) | Semiconductor device and manufacture thereof | |
| JPH1022236A (en) | Semiconductor device and its manufacture | |
| JPH0237747A (en) | Manufacture of semiconductor device | |
| JPH1131748A (en) | Semiconductor device and manufacture of the same | |
| KR20030050790A (en) | Method for fabricating pad region and fuse region of semiconductor | |
| KR20010056779A (en) | Method for forming fuse of semiconductor device using metal | |
| JPH09260601A (en) | Semiconductor integrated circuit | |
| KR100702314B1 (en) | Manufacturing method of fuse box | |
| KR0151025B1 (en) | Redundancy fuse forming method | |
| KR100505567B1 (en) | Redundancy cell of semiconductor device and method of manufacturing thereof | |
| JPH08204015A (en) | Production of semiconductor device and semiconductor device | |
| KR20020001019A (en) | Method of fabricating semiconductor device with fuse | |
| KR100718803B1 (en) | Manufacturing method of semiconductor device | |
| KR20000019250A (en) | Manufacturing method of fuse in semiconductor device | |
| KR19980048793A (en) | Method for Cutting Unoperated Cell Fuse of Semiconductor Device | |
| JP2005101287A (en) | Semiconductor device and method for manufacturing the same | |
| KR100349365B1 (en) | Method for forming metal wiring of semiconductor device | |
| KR20030001883A (en) | method for fabricating metal contact of flash memory | |
| KR20010038436A (en) | Method for opening bit line fuse |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |