KR100718803B1 - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor device Download PDFInfo
- Publication number
- KR100718803B1 KR100718803B1 KR1020050108589A KR20050108589A KR100718803B1 KR 100718803 B1 KR100718803 B1 KR 100718803B1 KR 1020050108589 A KR1020050108589 A KR 1020050108589A KR 20050108589 A KR20050108589 A KR 20050108589A KR 100718803 B1 KR100718803 B1 KR 100718803B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- etching
- forming
- insulating film
- repair fuse
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 33
- 230000001681 protective effect Effects 0.000 claims abstract description 16
- 238000002161 passivation Methods 0.000 claims abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 67
- 238000000034 method Methods 0.000 claims description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 229910000838 Al alloy Inorganic materials 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 230000003667 anti-reflective effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 소자의 제조 방법은 반도체 기판 위에 리페어 퓨즈를 형성하는 단계, 리페어 퓨즈를 덮는 절연막을 형성하는 단계, 절연막 상부에 도전층과 반사 방지층으로 이루어지는 배선을 형성하는 단계, 배선을 덮는 보호막을 형성하는 단계, 보호막 상부에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 보호막을 제1차 식각하여 반사 방지층을 노출하는 제1 접촉구 및 리페어 퓨즈 상부의 보호막이 일부 제거된 제2 접촉구를 형성하는 단계, 감광막 패턴을 마스크로 하여 제2차 식각하여 제1접촉구를 통해 노출된 반사 방지층을 제거하고, 제2 접촉구를 통해 노출된 보호막 및 절연막의 일부를 제거하는 단계를 포함하고, 2차 식각은 CF4을 130~170sccm, Ar을 500~600sccm, O2를 15~20sccm로 혼합한 식각 기체로 식각한다.A method of manufacturing a semiconductor device includes forming a repair fuse on a semiconductor substrate, forming an insulating film covering the repair fuse, forming a wiring including a conductive layer and an antireflection layer on the insulating film, and forming a protective film covering the wiring. Forming a photoresist pattern on the passivation layer, forming a first contact hole exposing the antireflection layer by first etching the passivation layer using the photoresist pattern as a mask, and forming a second contact hole in which the passivation layer on the repair fuse is partially removed. And etching the second layer using the photoresist pattern as a mask to remove the anti-reflection layer exposed through the first contact hole, and removing a portion of the protective film and the insulating layer exposed through the second contact hole. Etching is performed by etching gas containing CF 4 130-170sccm, Ar 500-600sccm, and O 2 15-15sccm.
본딩패드, 반도체 Bonding Pads, Semiconductors
Description
도 1 은 본 발명의 실시예에 따른 반도체 소자의 구조를 도시한 단면도이다.1 is a cross-sectional view showing the structure of a semiconductor device according to an embodiment of the present invention.
도 2 내지 도 4는 본 발명에 따른 반도체 소자 제조 방법을 공정 순서대로 도시한 단면도이다.2 to 4 are cross-sectional views showing a semiconductor device manufacturing method according to the present invention in the order of process.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 본딩 패드 및 리페어 퓨즈를 포함하는 반도체 소자의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a bonding pad and a repair fuse.
다층 배선을 가지는 반도체 소자에서는 공정을 간소화하기 위해서 본딩 패드와 리페어 퓨즈의 식각을 함께 진행한다. In a semiconductor device having a multilayer wiring, the bonding pads and the repair fuses are etched together to simplify the process.
즉, 본딩 패드는 반도체 소자와 패키기를 연결해주는 단자 및 검사용 팁이 접촉하는 부분으로 외부와 연결되기 위해서 본딩 패드 상부의 보호막을 모두 제거해야 한다. In other words, the bonding pad is a portion where the terminal connecting the semiconductor device and the package and the inspection tip contact each other, and thus the protective layer on the bonding pad needs to be removed.
그리고 리페어 퓨즈는 메모리의 결함을 리페어하여 수율을 증가시키기 위한 것으로 결함이 발생할 경우에만 레이저를 이용하여 끊어버리기 때문에 리페어 퓨즈 상부에는 일정한 두께의 보호막이 형성되어 있어야 한다. Repair fuses are designed to increase the yield by repairing memory defects, and are cut off by laser only when a defect occurs. Therefore, a protective film having a predetermined thickness must be formed on the repair fuse.
그러나, 본딩 패드 반도체 소자의 최상부 금속층을 이용하여 형성하고 리페어 퓨즈는 비트라인 또는 워드 라인 등을 이루는 금속층 또는 폴리 실리콘층으로 형성되어 있어 이들 상부에 형성되어 있는 보호막의 두께도 각각 다르다. However, since the repair fuse is formed using the uppermost metal layer of the bonding pad semiconductor element, and the repair fuse is formed of a metal layer or a polysilicon layer forming a bit line, a word line, or the like, the thicknesses of the protective film formed on the upper portions are also different.
별도의 마스크를 이용한 선택적 식각 공정은 생산비가 증가하기 때문에 마스크 수를 줄여 한 장의 마스크를 사용하는 방법이 개발되고 있다. 여기서 본딩 패드를 완벽하게 노출시키기 위해서는 본딩 패드 부분은 과식각해야 하지만, 그럴 경우에 리페어 퓨즈 상부에 보호막도 함께 제거되어 리페어 퓨즈가 노출될 수 있다. 그리고 리페어 퓨즈 상부에 보호막을 충분히 남기기 위해서 식각을 충분히 하지 않을 경우에는 본딩 패드가 노출되지 않는 문제점이 있다. Since selective etching process using a separate mask increases production cost, a method of using a single mask by reducing the number of masks has been developed. In order to completely expose the bonding pads, the bonding pad portions must be over-etched, but in this case, the protection film may be removed from the upper portion of the repair fuses to expose the repair fuses. In addition, the bonding pads may not be exposed when the etching is not performed sufficiently to leave the protective film on the repair fuse.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 하나의 마스크를 이용하면서도 본딩 패드를 완전히 노출시키면서 동시에 리페어 퓨즈 상부에 보호막을 충분히 남길 수 있는 반도체 소자의 제조 방법을 제공한다. The present invention has been made to solve the above problems, and provides a method of manufacturing a semiconductor device capable of fully leaving a protective film on a repair fuse while simultaneously exposing a bonding pad while using one mask.
상기한 목적을 달성하기 위한 반도체 소자의 제조 방법은 반도체 기판 위에 리페어 퓨즈를 형성하는 단계, 리페어 퓨즈를 덮는 절연막을 형성하는 단계, 절연막 상부에 도전층과 반사 방지층으로 이루어지는 배선을 형성하는 단계, 배선을 덮는 보호막을 형성하는 단계, 보호막 상부에 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 보호막을 제1차 식각하여 반사 방지층을 노출하는 제1 접촉구 및 리페어 퓨즈 상부의 보호막이 일부 제거된 제2 접촉구를 형성하는 단계, 감 광막 패턴을 마스크로 하여 제2차 식각하여 제1접촉구를 통해 노출된 반사 방지층을 제거하고, 제2 접촉구를 통해 노출된 보호막 및 절연막의 일부를 제거하는 단계를 포함하고, 2차 식각은 CF4을 130~170sccm, Ar을 500~600sccm, O2를 15~20sccm로 혼합한 식각 기체로 식각한다.A method of manufacturing a semiconductor device for achieving the above object comprises the steps of forming a repair fuse on a semiconductor substrate, forming an insulating film covering the repair fuse, forming a wiring comprising a conductive layer and an antireflection layer on the insulating film, wiring Forming a passivation layer covering the passivation layer, forming a photoresist pattern on the passivation layer, first etching the passivation layer using the photoresist pattern as a mask, and partially removing the passivation layer on the repair fuse and exposing the first contact hole. Forming a second contact hole, by performing second etching using the photoresist pattern as a mask to remove the anti-reflection layer exposed through the first contact hole, and removing a portion of the protective film and the insulating layer exposed through the second contact hole; Including the step, the secondary etching is etched with an etching gas mixed CF 4 130 ~ 170sccm, Ar 500 ~ 600sccm, O 2 15 ~ 20sccm.
1차 식각은 CHF3을 90~100sccm, Ar을 500~600sccm, O2를 15~20scc로 혼합한 식각 기체로 식각할 수 있다.Primary etching may be performed by etching gas containing CHF 3 90-100 sccm, Ar 500-600 sccm, and O 2 15-15 cc.
2차 식각은 챔버의 압력을 20~40mT, 소스 파워를 1,700~1,900W, 바이어스 파워를 1,700~1,900W로 유지하고 진행할 수 있다.Secondary etching may be performed while maintaining the pressure of the chamber at 20-40 mT, the source power of 1,700-1,900W, and the bias power of 1,700-1,900W.
2차 식각할 때 리페어 퓨즈 위에 절연막을 1,000~4,000Å의 두께로 남길 수 있다.In the second etching process, an insulating film may be left on the repair fuse to a thickness of 1,000 to 4,000 Å.
도전층은 알루미늄 또는 알루미늄 합금으로 형성하고, 반사 방지층은 TiN으로 형성할 수 있다.The conductive layer may be formed of aluminum or an aluminum alloy, and the antireflection layer may be formed of TiN.
리페어 퓨즈는 Ti층/Al층/Ti층의 삼중층으로 형성할 수 있다.The repair fuse may be formed of a triple layer of a Ti layer, an Al layer, and a Ti layer.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙 였다. In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.
도 1은 본 발명의 실시예에 따른 반도체 소자의 구조를 도시한 단면도이다. 1 is a cross-sectional view illustrating a structure of a semiconductor device in accordance with an embodiment of the present invention.
도 1에 도시한 바와 같이, 게이트, 소스, 드레인으로 이루어지는 트랜지스터, 캐패시터 등의 개별 소자, 하부 금속 배선층 또는 층간 절연막을 포함하는 반도체 기판(100) 위에는 리페어 퓨즈(200)가 형성되어 있다. 리페어 퓨즈는 비트 라인(bit line), 워드 라인(word line) 또는 캐패시터의 플레이트 라인(plate line) 또는 폴리 실리콘 등으로 이루어진다. 도 1의 실시예에서 리페어 퓨즈(200)는 Ti층(102)/Al층(104)/Ti층(106)의 삼중층으로 이루어져 있다. As shown in FIG. 1, a
리페어 퓨즈(200)를 덮도록 기판(100) 전면에는 산화 물질로 이루어지는 절연막(108)이 단층 또는 복수층으로 형성되어 있다. 이때 리페어 퓨즈(200)와 대응하는 부분의 절연막(108)은 다른 부분에 비해서 두께가 얇게 형성되어 있다. 이는 리페어 퓨즈(200)에 레이저 조사를 용이하게 하기 위한 것으로 1,000~4,000Å의 두께인 것이 바람직하다. An
그리고 절연막(108) 상부에는 금속 배선이 형성되어 있으며, 금속 배선의 한쪽 끝부분은 본딩 패드(300)로 사용한다. 여기서 최상층 배선은 알루미늄 또는 알루미늄 합금으로 이루어지는 도전층(110)과 도전층 상부에 형성되어 있으며 TiN으로 형성된 반사 방지층(112)을 포함하지만, 본딩 패드(300) 부분에는 반사 방지층(112)이 제거되어 있다. A metal wiring is formed on the
본딩 패드(300) 및 절연막(108) 상부에는 산화막 또는 질화막의 단층 또는 복수층으로 이루어지는 보호막(114)이 형성되어 있다. A
보호막(114) 및 절연막(106)에는 본딩 패드(300)를 노출하는 제1 접촉구(T1)와 리페어 퓨즈(200) 상부의 절연막(108)을 노출하는 제2 접촉구(T2)가 형성되어 있다. The first contact hole T1 exposing the
제1 접촉구(T1)에 의해 노출되는 본딩 패드(300)의 상부에는 자연 산화막(도시하지 않음)이 형성될 수 있다. A natural oxide film (not shown) may be formed on the
본딩 패드(300)는 접촉구(T1, T2)를 통해 검사를 위한 프루브(probe)를 접촉하거나 와이어를 연결할 수 있다. 그리고 리페어 퓨즈(200)를 끊기 위해서 접촉구(T3)에 의해 노출되는 절연막(108)에 레이저를 조사한다. The
이상 설명한 본 발명에 다른 반도체 소자를 제조하는 방법을 도 2 내지 도 4 및 기 설명한 도 1을 참조하여 상세히 설명한다. A method of manufacturing a semiconductor device according to the present invention described above will be described in detail with reference to FIGS. 2 to 4 and FIG.
도 2 내지 도 4는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 공정 순서대로 도시한 단면도이다. 2 to 4 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention in order of process.
먼저 도 2에 도시된 바와 같이, 반도체 기판(10) 위에 스퍼터링 등으로 도전층을 형성한 후 패터닝하여 리페어 퓨즈(200)를 형성한다. 이때 리페어 퓨즈(200)는 Ti층(102)/Al층(104)/Ti층(106)의 삼중층으로 형성하는 것이 바람직하다.First, as shown in FIG. 2, a conductive layer is formed on the semiconductor substrate 10 by sputtering or the like, and then patterned to form a
그리고 리페어 퓨즈(200)를 덮도록 산화 물질 등을 증착하여 약 7,000 두께로 절연막(108)을 형성한다. An oxide material and the like are deposited to cover the
다음 도 3에 도시한 바와 같이, 절연막(108)에 알루미늄 및 TiN을 적층하여 도전층 및 반사 방지막을 형성한다. 반사 방지막은 사진 공정시 도전층의 난반사 및 도전층의 부식을 방지한다.Next, as shown in FIG. 3, aluminum and TiN are laminated on the
선택적 식각 공정으로 반사 방지막 및 도전층을 식각하여 반사 방지막(112)막과 도전층(110)으로 이루어진 금속 배선(300)을 형성한다.The anti-reflection film and the conductive layer are etched by the selective etching process to form the
다음 도 4에 도시한 바와 같이, 배선(300)을 덮도록 보호막(114)을 형성한다. 보호막(114)은 USG(un-doped silicate glass), TEOS(tetra ethyl ortho silicate)와 같은 산화막과 질화규소(SiN) 등을 단층 또는 복수층으로 적층하여 형성하며, 약 8,000의 두께로 형성하는 것이 바람직하다. Next, as shown in FIG. 4, the
그리고 보호막(114) 상부에 감광막 패턴(PR)을 형성한 다음, 건식 식각으로 반사 방지층(112)을 노출하는 접촉구(T1, T2)을 형성한다. After forming the photoresist pattern PR on the
이때 식각은 두 번에 나뉘어 진행하는데 1차 건식 식각은 챔버의 압력을 20~40mT, 소스 파워(source power)를 1,700~1,900W, 바이어스 파워(bias power)를 1,700~1,900W로 유지하고, 식각 기체로 CHF3을 90~100sccm, Ar을 500~600sccm, O2를 15~20sccm의 범위로 주입하여 진행한다.At this time, the etching is divided into two stages. The first dry etching maintains the pressure of the chamber at 20 to 40 mT, the source power at 1,700 to 1,900 W, and the bias power at 1,700 to 1,900 W. CHF 3 is injected into the gas in a range of 90-100 sccm, Ar 500-600 sccm, and O 2 in the range of 15-20 sccm.
그리고 2차 건식 식각은 챔버의 압력을 20~40mT, 소스 파워(source power)를 1,700~1,900W, 바이어스 파워(bias power)를 1,700~1,900W로 유지하고, 식각 기체로 CF4을 130~170sccm, Ar을 500~600sccm, O2를 15~20sccm의 범위로 주입하여 진행한다.In the second dry etching, the chamber pressure is 20 to 40 mT, the source power is 1,700 to 1,900 W, the bias power is 1,700 to 1,900 W, and CF 4 is 130 to 170 sccm as the etching gas. , Ar to 500 ~ 600sccm, O 2 in the range of 15 ~ 20sccm proceeds.
2차 건식 식각시 보호막은 5,200/min, 반사 방지층은 1,200/min의 식각 속도로 식각이 되기 때문에 종래보다 반사 방지층의 식각 속도가 향상되면서도 보호막과 반사 방지층의 식각 선택비차가 있어 리페어 퓨즈(200) 위에 일정한 두께의 절 연막(108)을 남길 수 있다.During the second dry etching, the protective film is etched at an etching rate of 5,200 / min and the anti-reflective layer is 1,200 / min, so the etching rate of the anti-reflective layer is improved compared to the conventional one, and there is an etching selectivity difference between the protective film and the anti-reflective layer. The
다음 도 1에 도시한 바와 같이, 감광막 패턴을 제거하고 습식 식각으로 제1 접촉구(T1)에 의해 노출되는 반사 방지층(112)을 제거한다. Next, as shown in FIG. 1, the photoresist pattern is removed and the
이상 설명한 바와 같이, 본 발명에서는 건식 식각 후 절연막과 반사 방지층의 식각 선택비가 크며 반사 방지층의 식각 속도가 빠른 혼합 기체를 사용함으로써 본딩 패드는 완벽하게 노출시키면서도 리페어 퓨즈 상부에는 절연막을 일부 남길 수 있다. 따라서 본딩 패드 상부에 절연막이 남겨져 접촉 불량 등이 발생하지 않으므로 소자의 신뢰성 및 생산성이 증가한다. As described above, in the present invention, by using a mixed gas having a high etching selectivity between the insulating layer and the anti-reflection layer after the dry etching and a high etching rate of the anti-reflection layer, the insulating pad may be partially left while the bonding pad is completely exposed. As a result, an insulating film is left on the bonding pads, so that contact failure does not occur, thereby increasing reliability and productivity of the device.
이상의 본 발명의 바람직한 실시예에서 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although described in detail in the preferred embodiment of the present invention, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention defined in the following claims are also rights of the present invention. It belongs to the range.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050108589A KR100718803B1 (en) | 2005-11-14 | 2005-11-14 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050108589A KR100718803B1 (en) | 2005-11-14 | 2005-11-14 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100718803B1 true KR100718803B1 (en) | 2007-05-16 |
Family
ID=38277340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050108589A KR100718803B1 (en) | 2005-11-14 | 2005-11-14 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100718803B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110641A (en) * | 2000-09-27 | 2002-04-12 | Ricoh Co Ltd | Manufacturing method of semiconductor device |
| KR20040108223A (en) * | 2003-06-17 | 2004-12-23 | 삼성전자주식회사 | Method of manufacturing semiconductor device including 2-step etching for forming fuse cutting hole |
-
2005
- 2005-11-14 KR KR1020050108589A patent/KR100718803B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110641A (en) * | 2000-09-27 | 2002-04-12 | Ricoh Co Ltd | Manufacturing method of semiconductor device |
| KR20040108223A (en) * | 2003-06-17 | 2004-12-23 | 삼성전자주식회사 | Method of manufacturing semiconductor device including 2-step etching for forming fuse cutting hole |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7880256B2 (en) | Semiconductor device with passivation layer covering wiring layer | |
| JP2001185626A (en) | Fuse part of semiconductor element and method of fabrication | |
| KR100652791B1 (en) | Method for fabrication of semiconductor device | |
| US20070254470A1 (en) | Method for fabricating a semiconductor device having a repair fuse | |
| KR100718803B1 (en) | Manufacturing method of semiconductor device | |
| TWI387025B (en) | Method for fabricating semiconductor device with fuse element | |
| US7622331B2 (en) | Method for forming contacts of semiconductor device | |
| KR100595856B1 (en) | Method for fabricating the semiconductor device | |
| KR100681676B1 (en) | Method for forming pad in semiconductor device | |
| KR100571399B1 (en) | Manufacturing method of semiconductor device | |
| KR20070105827A (en) | Method for manufacturing semiconductor device having repair fuse | |
| KR100993179B1 (en) | Method for manufacturing semiconductor device | |
| KR100943495B1 (en) | Method for manufacturing semiconductor device | |
| KR20030050790A (en) | Method for fabricating pad region and fuse region of semiconductor | |
| KR20080002515A (en) | Method for fabricating semiconductor device performing repair etching and pad etching simultaneously | |
| US20070298547A1 (en) | Semiconductor device having a composite passivation layer and method of manufacturing the same | |
| KR100595323B1 (en) | Method for fabricating semiconductor device | |
| KR100688475B1 (en) | Semiconductor device having tungsten fuse link and method for fabricating the same | |
| KR101096232B1 (en) | Method for fabricating fuse in semiconductor device | |
| KR100808369B1 (en) | Method of manufacturing a semiconductor device | |
| KR100929289B1 (en) | Manufacturing method of semiconductor device | |
| KR20080029627A (en) | Method for fabricating semiconductor device | |
| CN102263011A (en) | Semiconductor structure manufacturing method | |
| KR20080026426A (en) | Method for fabricating semiconductor device | |
| KR20080047666A (en) | Method for fabricating a semiconductor including a fuse |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |