KR20010045221A - 워드 라인 드라이버 회로 - Google Patents
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Abstract
본 발명은 데이터를 리드/라이트시 워드 라인의 저항에 의한 초단과 끝단의 지연을 감소시키어 DRAM의 스피드를 향상시키도록 한 워드 라인 드라이버 회로에 관한 것으로서, 워드 라인의 초단과 끝단에서 동시에 워드 라인을 드라이버할 수 있도록 구성되는 워드 라인 드라이버 회로에 있어서, 상기 워드 라인의 초단과 끝단에 각각 구성되어 외부의 제 1 신호를 받아 출력하는 제 1 CMOS 트랜지스터와, 외부의 제 2 신호를 받아 출력하는 제 2 CMOS 트랜지스터와, 상기 워드 라인의 초단과 끝단에 각각 구성되어 상기 제 2 CMOS 트랜지스터의 출력 신호와 제 2 신호의 입력을 통해 상기 제 1 CMOS 트랜지스터의 출력신호를 출력하는 트랜스미션 게이트와, 상기 트랜스미션 게이트의 출력단에 게이트가 연결되고 소오스는 비트 라인에 연결되며 드레인은 그라운드에 연결되는 제 1 NMOS 트랜지스터와, 상기 제 2 CMOS 트랜지스터의 출력단에 게이트가 연결되고 소오스는 트랜스미션 게이트의 출력단에 연결되며 드레인은 그라운드에 연결되는 제 2 NMOS 트랜지스터를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 워드 라인 드라이버(Word Line Driver) 회로에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)에서 데이터의 리드/라이트(Read/Write)시 DRAM의 스피드(Speed)를 향상시키는데 적당하도록 한 워드 라인 드라이버 회로에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 워드 라인 드라이버 회로를 설명하면 다음과 같다.
도 1은 종래의 워드 라인 드라이버 회로를 나타낸 회로도이다.
도 1에 도시한 바와 같이, 소오스(또는 드레인) 및 드레인(또는 소오스)이 VPP 전원과 그라운드(Ground)에 각각 연결되고 각 게이트에는 공통으로 외부의 제 1 신호(A)가 인가되는 제 1 PMOS 트랜지스터(P1)와 제 1 NMOS 트랜지스터(N1)가 직렬로 구성되는 제 1 CMOS 트랜지스터(11)와, 소오스(또는 드레인) 및 드레인(또는 소오스)가 상기 제 1 PMOS 트랜지스터(P1)와 제 1 NMOS 트랜지스터(N1) 사이의 출력단과 그라운드에 각각 연결되고 각 게이트에 공통으로 외부의 제 2 신호(B)가 인가되는 제 2 PMOS 트랜지스터(P2)와 제 2 NMOS 트랜지스터(N2)가 직렬로 구성되는 제 2 CMOS 트랜지스터(12)와, 소오스(또는 드레인) 및 드레인(또는 소오스)이 워드 라인(WL)과 그라운드에 각각 연결되고 게이트에 외부의 제 1 신호(A)가 인가되는 제 3 NMOS 트랜지스터(N3)와, 상기 워드 라인에 각 게이트가 연결돠고 워드 라인과 직교하는 비트 라인에 연결되는 복수개의 메모리 셀 트랜지스터(N4,N5) 및 커패시터(C1,C2)를 포함하여 구성된다.
상기와 같이 구성된 종래의 워드 라인 드라이버 회로의 동작은 외부의 제 1, 제 2 신호(A, B)가 모두 High 신호일 때 제 1, 제 2, 제 3 NMOS 트랜지스터(N1,N2,N3)가 모두 ON되어 워드 라인(WL)을 그라운드 레벨(Ground Level)로 유지시키고 메모리 셀 트랜지스터(N4,N5)를 OFF시킨다.
그리고 상기 외부의 제 1, 제 2 신호(A, B)가 모두 Low일 때 제 1, 제 2 PMOS 트랜지스터(P1,P2)가 ON되어 워드 라인을 VPP 레벨로 상승시켜 메모리 셀 트랜지스터(N4,N5)를 ON시켜 데이터를 리드(Read)하거나 라이트(Write)한다.
그러나 상기와 같은 종래의 워드 라인 드라이버 회로에 있어서 다음과 같은 문제점이 있었다.
즉, 워드 라인이 그라운드 레벨에서 VPP 레벨로 상승할 때 워드 라인 저항에 의해서 초단과 끝단의 지연(Delay)이 발생하여 리드/라이트시 DRAM의 스피드를 감소시킨다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로 데이트를 리드/라이트시 워드 라인의 저항에 의한 초단과 끝단의 지연을 감소시키어 DRAM의 스피드를 향상시키도록 한 워드 라인 드라이버 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 워드 라인 드라이버 회로를 나타낸 회로도
도 2는 본 발명에 의한 워드 라인 드라이버 회로를 나타낸 회로도
도면의 주요 부분에 대한 부호의 설명
21 : 제 1 CMOS 트랜지스터 22 : 제 2 CMOS 트랜지스터
23 : 트랜스미션 게이트
상기와 같은 목적을 달성하기 위한 본 발명에 의한 워드 라인 드라이버 회로는 워드 라인의 초단과 끝단에서 동시에 워드 라인을 드라이버할 수 있도록 구성되는 워드 라인 드라이버 회로에 있어서, 상기 워드 라인의 초단과 끝단에 각각 구성되어 외부의 제 1 신호를 받아 출력하는 제 1 CMOS 트랜지스터와, 외부의 제 2 신호를 받아 출력하는 제 2 CMOS 트랜지스터와, 상기 워드 라인의 초단과 끝단에 각각 구성되어 상기 제 2 CMOS 트랜지스터의 출력 신호와 제 2 신호의 입력을 통해 상기 제 1 CMOS 트랜지스터의 출력신호를 출력하는 트랜스미션 게이트와, 상기 트랜스미션 게이트의 출력단에 게이트가 연결되고 소오스는 비트 라인에 연결되며 드레인은 그라운드에 연결되는 제 1 NMOS 트랜지스터와, 상기 제 2 CMOS 트랜지스터의 출력단에 게이트가 연결되고 소오스는 트랜스미션 게이트의 출력단에 연결되며 드레인은 그라운드에 연결되는 제 2 NMOS 트랜지스터를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 워드 라인 드라이버 회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 워드 라인 드라이버 회로를 나타낸 회로도이다.
도 2에 도시한 바와 같이, 워드 라인(WL)의 초단과 끝단에 각각 소오스(또는 드레인) 및 드레인(또는 소오스)이 VPP 전원과 그라운드(Ground)에 각각 연결되고 각 게이트에는 공통으로 외부의 제 1 신호(A)가 인가되는 제 1 PMOS 트랜지스터(P1)와 제 1 NMOS 트랜지스터(N1)가 직렬로 구성되는 제 1 CMOS 트랜지스터(21)와, 소오스(또는 드레인) 및 드레인(또는 소오스)이 VPP 전원과 그라운드(Ground)에 각각 연결되고 각 게이트에는 공통으로 외부의 제 2 신호(B)가 인가되는 제 2 PMOS 트랜지스터(P2)와 제 2 NMOS 트랜지스터(N2)가 직렬로 구성되는 제 2 CMOS 트랜지스터(22)와, 상기 워드 라인의 초단과 끝단에 각각 구성되어 외부의 제 2 신호(B)와 제 2 CMOS 트랜지스터(22)의 출력신호에 의해 상기 제 1 CMOS 트랜지스터(21)의 출력신호를 입력으로 받아 출력하는 트랜스미션 게이트(Transmission Gate)(23)와, 상기 트랜스미션 게이트(23)의 출력단(워드 라인의 초단과 끝단)에 게이트가 연결되고 소오스는 비트 라인(BL)에 연결되며 드레인은 그라운드에 연결되는 메모리 셀 트랜지스터 즉, 제 3 NMOS 트랜지스터(24)와, 상기 트랜스미션 게이트(23)의 출력단에 소오스가 연결되고 게이트는 제 2 CMOS 트랜지스터(22)의 출력단에 연결되고 드레인은 그라운드에 연결되는 제 4 NMOS 트랜지스터(N4)를 포함하여 구성된다.
상기와 같이 구성된 본 발명에 의해 워드 라인 드라이버 회로의 동작을 설명하면 다음과 같다.
먼저, 스탠드-바이(Stand-by) 동작시 제 1 CMOS 트랜지스터(21)에 외부의 제 1 신호(A)가 High이면 제 1 PMOS 트랜지스터(P1)는 OFF, 제 1 NMOS 트랜지스터(N1)는 ON이 되며, 상기 제 2 CMOS 트랜지스터(22)에 외부의 제 2 신호(B)가 Low일 때 제 2 PMOS 트랜지스터(P2)는 ON, 제 2 NMOS 트랜지스터(N2)는 OFF가 되어 트랜스미션 게이트(23)는 모두 OFF가 되며, NMOS 트랜지스터(N4)에 의해서 워드라인(WL)이 그라운드로 되어 메모리 셀 트랜지스터 즉, 제 3 NMOS 트랜지스터(N3)를 OFF시킨다.
이어, 엑티브(Active) 동작시 제 1 CMOS 트랜지스터(21)에 외부의 제 1 신호(A)가 Low이면 제 1 PMOS 트랜지스터(P1)은 ON, 제 1 NMOS 트랜지스터(N1)는 OFF가 되고, 상기 제 2 CMOS 트랜지스터(22)에 외부의 제 2 신호(B)가 High일 때 제 2 PMOS 트랜지스터(P2)는 OFF, 제 2 NMOS 트랜지스터(N2)는 ON이 되어 트랜스미션 게이트(23)는 모두 ON되어 워드 라인(WL)이 VPP 레벨로 상승하여 메모리 셀 트랜지스터 즉, 제 3 NMOS 트랜지스터(N3)에 데이터를 리드/라이트(Read/Write)할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 워드 라인 드라이버 회로는 다음과 같은 효과가 있다.
즉, 워드 라인 드라이버를 워드 라인 양단에서 동시에 VPP 레벨로 동작시킴으로써 워드 라인 저항에 의한 드라이버 초단과 끝단에 지연(Delay)을 줄임으로써 DRAM의 스피드를 향상시킬 수 있다.
Claims (2)
- 워드 라인의 초단과 끝단에서 동시에 워드 라인을 드라이버할 수 있도록 구성되는 워드 라인 드라이버 회로에 있어서,상기 워드 라인의 초단과 끝단에 각각 구성되어 외부의 제 1 신호를 받아 출력하는 제 1 CMOS 트랜지스터와,외부의 제 2 신호를 받아 출력하는 제 2 CMOS 트랜지스터와,상기 워드 라인의 초단과 끝단에 각각 구성되어 상기 제 2 CMOS 트랜지스터의 출력 신호와 제 2 신호의 입력을 통해 상기 제 1 CMOS 트랜지스터의 출력신호를 출력하는 트랜스미션 게이트와,상기 트랜스미션 게이트의 출력단에 게이트가 연결되고 소오스는 비트 라인에 연결되며 드레인은 그라운드에 연결되는 제 1 NMOS 트랜지스터와,상기 제 2 CMOS 트랜지스터의 출력단에 게이트가 연결되고 소오스는 트랜스미션 게이트의 출력단에 연결되며 드레인은 그라운드에 연결되는 제 2 NMOS 트랜지스터를 포함하여 구성됨을 특징으로 하는 워드 라인 드라이버 회로.
- 제 1 항에 있어서, 상기 제 1, 제 2 CMOS 트랜지스터는 VPP 전원과 그라운드 전원 사이에 NMOS 트랜지스터와 PMOS 트랜지스터가 직렬로 연결되고 공통의 입력단과 출력단을 갖는 것을 특징으로 하는 워드 라인 드라이버 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019990048428A KR100313955B1 (ko) | 1999-11-03 | 1999-11-03 | 워드 라인 드라이버 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019990048428A KR100313955B1 (ko) | 1999-11-03 | 1999-11-03 | 워드 라인 드라이버 회로 |
Publications (2)
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| KR20010045221A true KR20010045221A (ko) | 2001-06-05 |
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ID=19618377
Family Applications (1)
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| KR1019990048428A KR100313955B1 (ko) | 1999-11-03 | 1999-11-03 | 워드 라인 드라이버 회로 |
Country Status (1)
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| KR (1) | KR100313955B1 (ko) |
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1999
- 1999-11-03 KR KR1019990048428A patent/KR100313955B1/ko not_active IP Right Cessation
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