KR20010037976A - Output control circuit for sense amplifier - Google Patents

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Abstract

PURPOSE: A sense amp output control circuit is provided to prevent an excessive current consumption by varying an overdrive operation time according to a voltage level of an external power supply voltage during an overdriving in order to improve a sensing speed of a sense amp. CONSTITUTION: The sense amp output control circuit includes: a sense amp controller which outputs the first and the second and the third control signal controlling the operation of a sense amp to operate normally after overdriving the sense amp during different time according to a voltage level of an external voltage, being enabled by a sense amp enable signal; a sense amp power supply controller outputting voltages of different level from the sense amp controller as a sense amp power voltage by the first and the second control signal; and a sense amp ground controller outputting a ground voltage as a sense amp ground voltage by the third control signal of the sense amp controller. The sense amp controller includes: a level shifter(100) increasing the external voltage to a clamped voltage level by receiving the sense amp enable signal; a control pulse generator(110) generating a normal driving pulse, after generating an overdrive pulse by being enabled by receiving an output signal of the level shifter; and a level shifter(120) increasing the overdrive pulse and the normal drive pulse from the control pulse generator to the word line drive voltage level.

Description

센스 앰프 출력 제어 회로{OUTPUT CONTROL CIRCUIT FOR SENSE AMPLIFIER}Sense amplifier output control circuit {OUTPUT CONTROL CIRCUIT FOR SENSE AMPLIFIER}

본 발명은 센스 앰프 출력 제어 회로에 관한 것으로, 특히 비트 라인 페어를 센싱하는 센스 앰프를 제어하는 회로에 있어서 센스 앰프의 센싱 속도를 향상시키기 위하여 셀 전압보다 높은 레벨의 외부 전압을 인가받아 상기 센스 앰프를 구동하는 과구동(Over Drive)시 상기 외부 전원 전압의 전압 레벨에 따라 과구동 동작 시간을 변화시켜 과도한 전류 소모를 방지하도록 한 센스 앰프 출력 제어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier output control circuit. In particular, in a circuit for controlling a sense amplifier for sensing a bit line pair, the sense amplifier is applied with an external voltage of a level higher than a cell voltage in order to improve the sensing speed of the sense amplifier. The present invention relates to a sense amplifier output control circuit which prevents excessive current consumption by changing an overdrive operation time according to a voltage level of the external power supply voltage during overdrive.

도 1은 일반적인 메모리에서 로우 제어 회로의 구성을 보인 블록도로서, 이에 도시된 바와 같이 비트 라인 페어와 워드라인을 통해 선택되는 복수의 셀로 된 메모리셀 어레이(10)와; 외부 엑스 어드레스를 입력받아 이를 디코딩하여 상기 메모리셀 어레이(10)내 워드라인을 선택하는 엑스 어드레스 디코더(20)와; 제어신호(SAEN)에 의해 인에이블되어 소정시간 과구동시킨후 정상구동하도록 센스 앰프의 동작을 제어하는 제어 신호(SAPod)(SAPnor)(SAN)를 출력하는 센스 앰프 제어기(30)와; 상기 엑스 어드레스 디코더(20)와 센스 앰프 제어기(30)의 동작을 제어하는 엑스 제어기(40)와; 상기 제어신호(SAPod)(SAPnor)에 의해 서로 다른 레벨의 전압을 센스 앰프 파워 전압(CSP)으로 출력하는 센스 앰프 전원 제어기(50)와; 상기 제어신호(SAN)에 의해 접지전압을 센스 앰프 접지 전압(CSN)으로 출력하는 센스 앰프 접지 제어기(60)와; 상기 센스 앰프 전원 제어기(50)와 센스 앰프 접지 제어기(60)로 부터 센스 앰프 파워 전압(CSP)과 센스 앰프 접지 전압(CSN)을 입력받아 해당 비트 라인 페어를 센싱하는 센스앰프(70)로 구성된다.1 is a block diagram showing a configuration of a row control circuit in a general memory, and includes a memory cell array 10 having a plurality of cells selected through a bit line pair and a word line, as shown therein; An X address decoder 20 which receives an external X address and decodes the selected X line to select a word line in the memory cell array 10; A sense amplifier controller 30 which is enabled by the control signal SAEN and outputs a control signal SAPod (SAPnor) (SAN) for controlling the operation of the sense amplifier to drive normally after a predetermined time overdrives; An X controller 40 for controlling operations of the X address decoder 20 and the sense amplifier controller 30; A sense amplifier power controller 50 for outputting voltages having different levels as sense amplifier power voltages CSP by the control signal SAPnor; A sense amplifier ground controller (60) for outputting a ground voltage as a sense amplifier ground voltage (CSN) by the control signal (SAN); A sense amplifier 70 is configured to receive a sense amplifier power voltage CSP and a sense amplifier ground voltage CSN from the sense amplifier power controller 50 and the sense amplifier ground controller 60 to sense a corresponding bit line pair. do.

그리고, 상기 센스 앰프 제어기(30)는 도 2에 도시된 바와 같이 센스 앰프 인에이블 신호(SAEN)를 입력받아 내부 전압 레벨인 과구동 펄스(p_SAPod)와 정상구동 펄스(p_SAPnor)를 발생하는 제어 펄스 발생기(31)와; 상기 제어 펄스 발생기(31)에서 발생된 내부 전압 레벨의 과구동 펄스(p_SAPod)와 정상구동 펄스(p_SAPnor)를 입력받아 워드라인 구동 전압(VWL) 레벨로 상승시켜 출력하는 레벨 시프터(32)로 구성되며, 상기 센스 앰프 전원 제어기(50)는 상기 도 2에 도시된 바와 같이 워드라인 구동 전압(VWL)에 의해 도통제어되어 드레인으로 인가되는 외부 전압(Vext)을 소오스로 출력하는 엔모스 트랜지스터(NM1)와; 상기 센스 앰프 제어기(30)의 제어신호(SAPod)에 의해 도통제어되어 상기 엔모스 트랜지스터(NM1)를 통해 인가되는 전압(VextCLP)을 센스 앰프 파워 전압(CSP)으로 출력하는 엔모스 트랜지스터(NM2)와; 상기 센스 앰프 제어기(30)의 제어신호(SAPnor)에 의해 도통제어되어 셀 전압(Vcell)을 센스 앰프 파워 전압(CSP)으로 출력하는 엔모스 트랜지스터(NM3)로 구성된다.As illustrated in FIG. 2, the sense amplifier controller 30 receives a sense amplifier enable signal SAEN and generates a control pulse for generating an overdrive pulse p_SAPod and a normal drive pulse p_SAPnor, which are internal voltage levels. A generator 31; The level shifter 32 receives the overdrive pulse p_SAPod and the normal drive pulse p_SAPnor of the internal voltage level generated by the control pulse generator 31 and raises it to the word line driving voltage VWL level. As shown in FIG. 2, the sense amplifier power controller 50 is electrically controlled by the word line driving voltage VWL to output an external voltage Vext applied to the drain as a source. )Wow; The NMOS transistor NM2 which is electrically controlled by the control signal SAPod of the sense amplifier controller 30 and outputs a voltage VextCLP applied through the NMOS transistor NM1 as a sense amplifier power voltage CSP. Wow; The NMOS transistor NM3 is electrically controlled by the control signal SAPnor of the sense amplifier controller 30 and outputs the cell voltage Vcell as the sense amplifier power voltage CSP.

그리고, 상기 제어 펄스 발생기(31)는 도 3에 도시된 바와 같이 센스 앰프 인에이블 신호(SAEN)를 반전하는 인버터(I1)와; 상기 인버터(I1)의 출력신호를 반전하는 인버터(I2)와; 상기 인버터(I2)의 출력신호를 일정한 전압 레벨인 내부 전압(Vint)에 의해 일정시간 지연시켜 출력하는 지연기(33)와; 상기 지연기(33)의 출력신호를 각기 반전하는 인버터(I3)(I4)와; 상기 인버터(I1)와 지연기(33)의 출력신호를 부정합 연산하는 부정합 게이트(NOR1)와; 상기 인버터(I4)의 출력신호를 반전하는 인버터(I5)와; 상기 인버터(I1)(I3)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND1)와; 상기 부정합 게이트(NOR1)와 부정곱 게이트(NAND1)의 출력신호를 부정곱 연산하여 과구동 펄스(p_SAPod)로 출력하는 부정곱 게이트(NAND2)와; 상기 인버터(I5)와 부정곱 게이트(NAND2)의 출력신호를 부정곱 연산하여 정상구동 펄스(p_SAPnor)로 출력하는 부정곱 게이트(NAND3)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 4를 참조하여 상세히 설명한다.The control pulse generator 31 includes an inverter I1 for inverting the sense amplifier enable signal SAEN as shown in FIG. 3; An inverter I2 for inverting the output signal of the inverter I1; A delay unit 33 for delaying and outputting the output signal of the inverter I2 by a predetermined time by an internal voltage Vint which is a constant voltage level; Inverters I3 and I4 for respectively inverting the output signal of the retarder 33; A mismatch gate NOR1 for mismatching the output signals of the inverter I1 and the delay unit 33; An inverter I5 for inverting the output signal of the inverter I4; A negative gate (NAND1) for performing a negative product operation on the output signals of the inverters I1 and I3; A negative gate NAND2 that performs a multiplication on the output signals of the mismatching gate NOR1 and the negative gate NAND1 and outputs an overdrive pulse p_SAPod; It consists of a negative gate (NAND3) for outputting the output signal of the inverter (I5) and the negative gate (NAND2) to a normal drive pulse (p_SAPnor), attached to the operation process according to the prior art This will be described in detail with reference to FIG. 4.

로우 명령어가 입력받은 엑스 제어기(40)는 엑스 어드레스 디코더(20)와 센스 앰프 제어기(30)를 인에이블시키게 되고, 이에 상기 엑스 제어기(40)에 의해 인에이블된 엑스 어드레스 디코더(20)는 셀 어레이(20)내 워드라인이 액티브시키게 된다.The X controller 40 receiving the row command enables the X address decoder 20 and the sense amplifier controller 30. Accordingly, the X address decoder 20 enabled by the X controller 40 is a cell. The word lines in the array 20 are activated.

그리고, 상기 엑스 제어기(40)의 센스 앰프 인에이블 신호(SAEN)를 인가받은 상기 센스 앰프 제어기(30)내 제어 펄스 발생기(31)는 과구동 펄스(p_SAPod)를 인에이블시켜 레벨 시프터(32)로 출력하게 되고, 상기 레벨 시프터(32)는 이를 외부 전압(Vext) 레벨로 상승시켜 제어신호(SAPnod)로 센스 앰프 전원 제어기(50)로 출력하게 된다.In addition, the control pulse generator 31 in the sense amplifier controller 30 that receives the sense amplifier enable signal SAEN of the X controller 40 enables the overdrive pulse p_SAPod to enable the level shifter 32. The level shifter 32 raises it to an external voltage Vext level and outputs it to the sense amplifier power controller 50 as a control signal SAPnod.

즉, 상기 엑스 제어기(40)로 부터 고전위 센스 앰프 인에이블 신호(SAEN)을 입력받은 제어펄스 발생기(31)내 인버터(I1)는 이를 반전하여 출력하게 되고, 상기 인버터(I1)의 출력신호를 반전한 인버터(I2)에서 반전되어 지연기(33)로 인가되고, 상기 지연기(33)는 저전위를 소정시간 출력하게 된다.That is, the inverter I1 in the control pulse generator 31, which receives the high potential sense amplifier enable signal SAEN from the X controller 40, inverts and outputs the output signal of the inverter I1. Is inverted by the inverter I2 inverted and applied to the delay unit 33, and the delay unit 33 outputs a low potential for a predetermined time.

그리고, 상기 지연기(33)와 인버터(I1)의 출력신호를 입력받아 부정합 연산한 부정합 게이트(NOR1)의 출력신호와 상기 인버터(I1)의 출력신호와 지연기(33)의 출력신호를 반전한 인버터(I3)의 출력신호를 입력받아 부정곱 연산한 부정곱 게이트(NAND1)의 출력신호를 입력받은 부정곱 게이트(NAND2)는 이를 부정곱 연산하여 과구동 펄스(p_SAPod)를 저전위로 인에이블시키게 된다.The inverted output signal of the mismatched gate NOR1 received from the output signal of the delayer 33 and the inverter I1, the output signal of the inverter I1, and the output signal of the delayer 33 are inverted. The negative gate NAND2 that receives the output signal of the inverted gate NAND1 that has received the output signal of one inverter I3 performs a multiplication and enables the overdrive pulse p_SAPod to low potential. Let's go.

이때, 상기 지연기(33)의 출력신호를 순차반전한 인버터(I4)(I5)의 출력신호와 부정곱 게이트(NAND2)의 출력신호를 입력받은 부정곱 게이트(NAND3)는 이를 부정곱 연산하여 정상 구동 펄스(p_SAPnor)를 고전위로 디스에이블시킨다.At this time, the negative gate (NAND3) receiving the output signal of the inverter (I4) (I5) and the output signal of the negative gate (NAND2) inverting the output signal of the delay unit 33 by a negative multiplication operation The normal drive pulse p_SAPnor is disabled at high potential.

그리고, 상기 제어신호(SAPod)를 입력받은 센스 앰프 전원 제어기(50)내 엔모스 트랜지스터(NM2)가 턴온되어 센스 앰프 파워 전압(CSP)으로 워드라인 구동 전압(VWL)을 게이트에 인가받아 도통된 엔모스 트랜지스터(NM1)에 의해 외부 전압(Vext)을 클램핑한 전압(VextCLP)이 상기 센스 앰프(70)로 출력됨과 동시에 상기 센스 앰프 제어기(30)의 제어신호(SAN)를 입력받은 센스 앰프 접지 제어기(60)에서 상기 센스 앰프(70)로 센스 앰프 접지 전압(CSN)을 출력하게 되므로, 센스 앰프 파워 전압(CSP)과 센스 앰프 접지 전압(CSN)을 입력받은 센스 앰프(70)는 해당 비트 라인 페어를 센싱하게 된다.In addition, the NMOS transistor NM2 in the sense amplifier power controller 50 receiving the control signal SAPod is turned on, and the word line driving voltage VWL is applied to the gate using the sense amplifier power voltage CSP. A sense amplifier ground in which the voltage VextCLP clamped to the sense amplifier 70 by the NMOS transistor NM1 is output to the sense amplifier 70 and the control signal SAN of the sense amplifier controller 30 is input. Since the controller 60 outputs the sense amplifier ground voltage CSN to the sense amplifier 70, the sense amplifier 70 receiving the sense amplifier power voltage CSP and the sense amplifier ground voltage CSN is a corresponding bit. The line pair is sensed.

이때, 일정구간동안 출력되는 과구동 펄스(p_SAPod)에 의해 센스 앰프 전원 제어기(50)에서 내부 전압(Vint)보다 높은 클램핑된 전압(VextCLP)을 인가받음에 따라 상기 센스 앰프(70)에 의한 비트라인 페어의 센싱 속도가 향상된다.At this time, the bit of the sense amplifier 70 is applied as the clamped voltage VextCLP higher than the internal voltage Vint is applied by the sense amplifier power controller 50 by the overdrive pulse p_SAPod output for a predetermined period. The sensing speed of the line pair is improved.

또한, 상기 센스 앰프 파워 전압(CSP)이 복수의 센스 앰프에 공급됨에 따라 로딩이 크므로, 초기 과구동 구간의 레벨은 외부 전압(Vext)으로부터 만들어진 전압 레벨을 사용하게 되고, 외부 전압(Vext)의 변화에 관계없이 센스 앰프(70)의 과구동 구간 폭을 일정하게 유지하기 위하여 상기 제어 펄스 발생기(31)는 외부 전원(Vext)으로부터 내부적으로 만든 일정한 레벨의 내부 전원(Vint)을 사용하게 된다.In addition, since the load is large as the sense amplifier power voltage CSP is supplied to the plurality of sense amplifiers, the level of the initial overdrive section uses the voltage level made from the external voltage Vext, and the external voltage Vext. The control pulse generator 31 uses a constant level of internal power source Vint internally made from an external power source Vext in order to maintain a constant width of the overdrive section of the sense amplifier 70 regardless of the change of. .

그 후, 상기 과구동이 종료되면, 즉, 상기 제어 펄스 발생기(31)내 지연기(33)에서 고전위를 출력하면, 상기 제어 펄스 발생기(31)는 과구동 펄스(p_SAPod)를 디스에이블시킴과 아울러 정상 구동 펄스(p_SAPnor)를 인에이블시켜 레벨 시프터(32)로 출력하게 되고, 이를 입력받은 상기 레벨 시프터(32)를 제어신호(SAPnor)를 센스 앰프 전원 제어기(50)로 출력하게 된다.Then, when the overdrive is terminated, that is, when the retarder 33 in the control pulse generator 31 outputs a high potential, the control pulse generator 31 disables the overdrive pulse p_SAPod and In addition, the normal driving pulse p_SAPnor is enabled to be output to the level shifter 32, and the input level shifter 32 receives the control signal SAPnor to the sense amplifier power controller 50.

따라서, 상기 센스 앰프 전원 제어기(50)내 엔모스 트랜지스터(NM3)가 턴온되어 셀 전압(Vcell)이 센스 앰프 파워 전압(CSP)으로 출력하게 된다. 즉, 상기 센스 앰프 전원 제어기(50)는 센스 앰프 파워 전압(CSP)을 셀어레이(10)내 파워 전압인 셀 전압(Vcell)으로 유지하게 된다.Accordingly, the NMOS transistor NM3 in the sense amplifier power controller 50 is turned on to output the cell voltage Vcell as the sense amplifier power voltage CSP. That is, the sense amplifier power controller 50 maintains the sense amplifier power voltage CSP as the cell voltage Vcell which is the power voltage in the cell array 10.

여기서, 상기 제어 펄스 발생기(31)는 도 4의 (a)와 같이 외부 전압(Vext)의 전압 레벨이 변화에 상관없이 동일한 구간동안 상기 과구동 펄스(SAPod)를 출력하게 되므로, 상기 센스 앰프 전원 제어기(50)는 도 4의 (b)와 같이 상기 엔모스 트랜지스터(NM1)를 통해 클램핑된 전압(VextCLP1)(VextCLP2)(VextCLP3)은 각기 상기 외부전압(Vext)의 레벨 변동에 따라 서로 다른 전압으로 클램핑되어 동일한 과동작 구간동안 센스 앰프 파워 전압(CSP)으로 상기 센스 앰프(70)로 출력하여 비트라인 페어를 센싱하게 된다.Here, the control pulse generator 31 outputs the overdrive pulse SAPod for the same period regardless of the change in the voltage level of the external voltage Vext as shown in FIG. As shown in (b) of FIG. 4, the controller 50 may have voltages VextCLP1, VextCLP2, and VextCLP3 clamped through the NMOS transistor NM1 different from each other according to the level variation of the external voltage Vext. It is clamped to and outputs to the sense amplifier 70 at the sense amplifier power voltage (CSP) during the same over-operation period to sense the bit line pair.

상기와 같이 종래의 기술에 있어서 외부 전원의 전압 레벨에 상관없이 일정한 구간동안 센스 앰프로 셀 전압보다 전압 레벨이 높은 워드라인 구동전압을 인가하여 과구동함으로써, 상기 외부 전원이 증가함에 따라 센스 앰프의 전류 소모가 심해지고, 또한, 과구동구간에서 비트라인 디벨로프가 빨리 이루어짐에 따라 상기 센스 앰프의 파워 노드에 축적된 전하가 정상 동작시 셀 전압으로 천이되어 상기 셀전압이 변동되는 문제점이 있었다.As described above, in the prior art, a word line driving voltage having a voltage level higher than the cell voltage is applied to the sense amplifier for a predetermined period irrespective of the voltage level of the external power supply, thereby over-driving. As the current consumption increases and the bit line develops quickly in the overdrive period, the charge accumulated in the power node of the sense amplifier is shifted to the cell voltage during normal operation, thereby causing the cell voltage to be changed.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 센스 앰프의 센싱 속도를 향상시키기 위하여 과구동시 외부 전원 전압의 전압 레벨에 따라 과구동 동작 시간을 변화시켜 과도한 전류 소모를 방지하도록 한 센스 앰프 출력 제어 회로를 제공함에 그 목적이 있다.Accordingly, the present invention was devised to solve the above-mentioned problems, and in order to improve the sensing speed of the sense amplifier, the overdrive operation time is changed according to the voltage level of the external power supply voltage to prevent excessive current consumption. The purpose is to provide a sense amplifier output control circuit.

도 1은 일반적인 메모리에서 로우 제어 회로의 구성을 보인 블록도.1 is a block diagram showing a configuration of a row control circuit in a general memory.

도 2는 종래 센스 앰프 출력 제어 회로의 구성을 보인 블록도.2 is a block diagram showing the configuration of a conventional sense amplifier output control circuit.

도 3은 도 2에서 제어 펄스 발생기의 구성을 보인 회로도.3 is a circuit diagram showing the configuration of a control pulse generator in FIG.

도 4는 도 2에서 외부 전압의 전압 레벨 변화에 따른 각 부의 출력 전압 파형도.4 is an output voltage waveform diagram of each part according to a change in voltage level of an external voltage in FIG. 2.

도 5는 본 발명 센스 앰프 출력 제어 회로의 구성을 보인 블록도.5 is a block diagram showing the configuration of the sense amplifier output control circuit of the present invention.

도 6은 도 5에서 제어 펄스 발생기의 구성을 보인 회로도.6 is a circuit diagram showing the configuration of a control pulse generator in FIG.

도 7은 도 5에서 외부 전압의 전압 레벨 변화에 따른 각 부의 출력 전압 파형도.FIG. 7 is a diagram illustrating waveforms of output voltages of respective units according to changes in voltage levels of external voltages in FIG. 5.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

100,120 : 레벨 시프터 110 : 제어 펄스 발생기100,120: level shifter 110: control pulse generator

111 : 지연기111: delay

상기와 같은 목적을 달성하기 위한 본 발명의 구성은 센스 앰프 인에이블 신호에 의해 인에이블되어 외부 전압의 전압 레벨에 따라 서로 다른 시간동안 센스 앰프를 과구동시킨후 정상구동하도록 센스 앰프의 동작을 제어하는 제1,제2,제3 제어 신호를 출력하는 센스 앰프 제어기와; 상기 센스 앰프 제어기로부터 제1,제2 제어신호에 의해 서로 다른 레벨의 전압을 센스 앰프 파워 전압으로 출력하는 센스 앰프 전원 제어기와; 상기 센스 앰프 제어기의 제3 제어신호에 의해 접지전압을 센스 앰프 접지 전압으로 출력하는 센스 앰프 접지 제어기로 구성하여 된 것을 특징으로 한다.The configuration of the present invention for achieving the above object is enabled by the sense amplifier enable signal to control the operation of the sense amplifier to overdrive the sense amplifier for a different time depending on the voltage level of the external voltage. A sense amplifier controller for outputting first, second, and third control signals; A sense amplifier power controller configured to output voltages having different levels as sense amplifier power voltages from the sense amplifier controller by first and second control signals; And a sense amplifier ground controller configured to output a ground voltage as a sense amplifier ground voltage by the third control signal of the sense amplifier controller.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.

본 발명을 적용한 메모리에서 로우 제어 회로는 종래 도 1과 동일하게 구성한다. 즉, 비트 라인 페어와 워드라인을 통해 선택되는 복수의 셀로 된 메모리셀 어레이(10)와; 외부 엑스 어드레스를 디코딩하여 상기 메모리셀 어레이(10)내 워드라인을 선택하는 엑스 어드레스 디코더(20)와; 센스 앰프 인에이블 신호(SAEN)에 의해 인에이블되어 외부 전압(Vext)의 전압 레벨에 따라 서로 다른 시간동안 과구동시킨후 정상구동하도록 센스 앰프 동작을 제어하는 제어 신호(SAPod)(SAPnor)(SAN)를 출력하는 센스 앰프 제어기(30)와; 상기 엑스 어드레스 디코더(20)와 센스 앰프 제어기(30)의 동작을 제어하는 엑스 제어기(40)와; 상기 제어신호(SAPod)(SAPnor)에 의해 서로 다른 레벨의 전압을 센스 앰프 파워 전압(CSP)으로 출력하는 센스 앰프 전원 제어기(50)와; 상기 제어신호(SAN)에 의해 접지전압을 센스 앰프 접지 전압(CSN)으로 출력하는 센스 앰프 접지 제어기(60)와; 상기 센스 앰프 파워 전압(CSP)과 센스 앰프 접지 전압(CSN)을 입력받아 해당 비트 라인 페어를 센싱하는 센스앰프(70)로 구성하며, 상기 센스 앰프 전원 제어기(50)는 워드라인 구동 전압(VWL)에 의해 도통제어되어 드레인으로 인가되는 상기 외부 전압(Vext)을 소오스로 출력하는 엔모스 트랜지스터(NM1)와; 상기 제어신호(SAPod)에 의해 도통제어되어 상기 엔모스 트랜지스터(NM1)를 통해 클램핑된 전압(VextCLP)을 센스 앰프 파워 전압(CSP)으로 출력하는 엔모스 트랜지스터(NM2)와; 상기 제어신호(SAPnor)에 의해 도통제어되어 셀 전압(Vcell)을 센스 앰프 파워 전압(CSP)으로 출력하는 엔모스 트랜지스터(NM3)로 구성한다.In the memory to which the present invention is applied, the row control circuit is configured in the same manner as in FIG. That is, the memory cell array 10 comprising a plurality of cells selected through bit line pairs and word lines; An X address decoder 20 for decoding an external X address and selecting a word line in the memory cell array 10; A control signal (SAPod) (SAPnor) (SAN), which is enabled by the sense amplifier enable signal SAEN and controls the sense amplifier operation to overdrive for a different time depending on the voltage level of the external voltage Vext. And a sense amplifier controller 30 for outputting; An X controller 40 for controlling operations of the X address decoder 20 and the sense amplifier controller 30; A sense amplifier power controller 50 for outputting voltages having different levels as sense amplifier power voltages CSP by the control signal SAPnor; A sense amplifier ground controller (60) for outputting a ground voltage as a sense amplifier ground voltage (CSN) by the control signal (SAN); The sense amplifier power controller 50 receives the sense amplifier power voltage CSP and the sense amplifier ground voltage CSN and senses a corresponding bit line pair, and the sense amplifier power controller 50 includes a word line driving voltage VWL. An NMOS transistor NM1 for outputting the external voltage Vext applied to the drain and controlled by the source; An NMOS transistor NM2 that is electrically controlled by the control signal SAPod and outputs a voltage VextCLP clamped through the NMOS transistor NM1 to a sense amplifier power voltage CSP; The NMOS transistor NM3 is electrically controlled by the control signal SAPnor and outputs a cell voltage Vcell as a sense amplifier power voltage CSP.

그리고, 상기 센스 앰프 제어기(30)는 도 5에 도시한 바와 같이 센스 앰프 인에이블 신호(SAEN)를 입력받아 외부전압(Vext)을 클램핑한 전압(VextCLP) 레벨로 상승시켜 출력하는 레벨 시프터(100)와; 상기 레벨 시프터(100)의 출력신호를 입력받아 인에이블되어 과구동 펄스(p_SAPod)를 상기 외부 전압(Vext)의 전압 레벨에 반비례하는 구간동안 발생한 후, 정상 구동 펄스(p_SAPnor)를 발생하는 제어 펄스 발생기(110)와; 상기 제어 펄스 발생기(110)에서 발생된 과구동 펄스(p_SAPod)와 정상구동 펄스(p_SAPnor)를 입력받아 워드라인 구동 전압(VWL) 레벨로 상승시켜 출력하는 레벨 시프터(120)로 구성한다.As illustrated in FIG. 5, the sense amplifier controller 30 receives the sense amplifier enable signal SAEN and raises and outputs the external voltage Vext to the level of the clamped voltage VextCLP. )Wow; A control pulse that receives the output signal of the level shifter 100 and is enabled to generate an overdrive pulse p_SAPod during a period inversely proportional to the voltage level of the external voltage Vext, and then generates a normal drive pulse p_SAPnor. A generator 110; The level shifter 120 receives the overdrive pulse p_SAPod and the normal drive pulse p_SAPnor generated by the control pulse generator 110 and raises it to the word line driving voltage VWL level.

그리고, 상기 제어 펄스 발생기(100)는 도 6에 도시한 바와 같이 외부전압(Vext)을 클램핑한 전압(VextCLP)을 사용하여 센스 앰프 인에이블 신호(SAEN)를 반전하는 인버터(I1)와; 상기 클램핑한 전압(VextCLP)을 사용하여 상기 인버터(I1)의 출력신호를 반전하는 인버터(I2)와; 상기 클램핑한 전압(VextCLP)을 사용하여 상기 외부 전압(Vext) 레벨에 반비례한 시간동안 상기 인버터(I2)의 출력신호를 지연시켜 출력하는 지연기(111)와; 각기 상기 클램핑한 전압(VextCLP)을 사용하여 상기 지연기(111)의 출력신호를 반전하는 인버터(I3)(I4)와; 상기 클램핑한 전압(VextCLP)을 사용하여 상기 인버터(I1)와 지연기(111)의 출력신호를 부정합 연산하는 부정합 게이트(NOR1)와; 상기 클램핑한 전압(VextCLP)을 사용하여 상기 인버터(I4)의 출력신호를 반전하는 인버터(I5)와; 상기 클램핑한 전압(VextCLP)을 사용하여 상기 인버터(I1)(I3)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND1)와; 상기 클램핑한 전압(VextCLP)을 사용하여 상기 부정합 게이트(NOR1)와 부정곱 게이트(NAND1)의 출력신호를 부정곱 연산하여 과구동 펄스(p_SAPod)로 출력하는 부정곱 게이트(NAND2)와; 상기 클램핑한 전압(VextCLP)을 사용하여 상기 인버터(I5)와 부정곱 게이트(NAND2)의 출력신호를 부정곱 연산하여 정상구동 펄스(p_SAPnor)로 출력하는 부정곱 게이트(NAND3)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 7을 참조하여 상세히 설명한다.The control pulse generator 100 includes an inverter I1 for inverting the sense amplifier enable signal SAEN by using the voltage VextCLP clamped to the external voltage Vext as shown in FIG. 6; An inverter (I2) for inverting an output signal of the inverter (I1) by using the clamped voltage VextCLP; A retarder (111) for delaying and outputting the output signal of the inverter (I2) for a time inversely proportional to the external voltage (Vext) level using the clamped voltage (VextCLP); Inverters (I3) (I4) for inverting the output signal of the retarder (111) using the clamped voltage (VextCLP), respectively; A mismatch gate NOR1 that mismatches an output signal of the inverter I1 and the retarder 111 by using the clamped voltage VextCLP; An inverter I5 for inverting the output signal of the inverter I4 using the clamped voltage VextCLP; A negative gate (NAND1) which performs a product of the output signal of the inverter (I1) (I3) by using the clamped voltage VextCLP; A negative gate NAND2 that performs a multiplication on the output signals of the mismatching gate NOR1 and the negative gate NAND1 using the clamped voltage VextCLP, and outputs an overdrive pulse p_SAPod; The clamped voltage VextCLP is used to perform a multiplicative calculation on the output signal of the inverter I5 and the negative gate NAND2, and outputs a normal gate pulse NAND3 to a normal driving pulse p_SAPnor. An operation process according to the present invention configured as described above will be described in detail with reference to FIG. 7.

로우 명령어가 입력되어 엑스 제어기(40)에서 엑스 어드레스 디코더(20)와 센스 앰프 제어기(30)를 인에이블시킨 경우, 상기 엑스 제어기(40)에 의해 인에이블된 엑스 어드레스 디코더(20)는 셀 어레이(10)내 워드라인을 액티브시키고, 상기 엑스 제어기(40)의 센스 앰프 인에이블 신호(SAEN)을 입력받은 센스 앰프 제어기(30)는 이를 레벨 시프터(100)를 통해 센스 앰프 전원 제어기(50)내 엔모스 트랜지스터(NM1)에 의해 상기 외부전압(Vext)을 클램핑한 전압(VextCLP) 레벨로 상승시켜 제어신호 발생기(110)로 출력한다.When the row command is input and the X controller 40 enables the X address decoder 20 and the sense amplifier controller 30, the X address decoder 20 enabled by the X controller 40 is a cell array. The sense amplifier controller 30, which activates the word line in 10 and receives the sense amplifier enable signal SAEN of the X controller 40, transmits the sense amplifier power controller 50 through the level shifter 100. The external voltage Vext is raised to the level of the clamped voltage VextCLP by the internal NMOS transistor NM1 and output to the control signal generator 110.

여기서, 인버터(I1∼I5), 부정합 게이트(NOR1), 부정곱 게이트(NAND1∼NAND3) 및 지연기(111)로 구성한 상기 제어 신호 발생기(110)의 동작은 종래 도 3과 동일하게 동작하나, 상기 외부전압(Vext)을 클램핑한 전압(VextCLP)을 사용함에 따라 상기 외부 전압(Vext)의 전압 레벨이 변동됨에 따라 클램핑한 전압(VextCLP)이 변동되므로, 상기 외부 전압(Vext)의 전압 레벨이 상승하면 상기 제어 신호 발생기(110)의 동작 시간이 감소되고, 상기 전압 레벨이 하강하면, 상기 동작 시간이 증가한다.Here, the operation of the control signal generator 110 composed of the inverters I1 to I5, the mismatching gate NOR1, the irregular gates NAND1 to NAND3, and the delay unit 111 operates in the same manner as in FIG. As the voltage level of the external voltage Vext is changed as the voltage VextCLP clamps the external voltage Vext, the clamped voltage VextCLP is changed, so that the voltage level of the external voltage Vext is increased. If it rises, the operation time of the control signal generator 110 is decreased, and if the voltage level falls, the operation time is increased.

즉, 내부 전원(Vint) 대신 과구동 구간동안 상기 외부전압(Vext)을 클램핑한 전압(VextCLP)을 인가받아 동작하는 상기 제어 신호 발생기(100)는 상기 외부 전압(Vext)의 레벨이 변동됨에 따라 과구동 펄스(p_SAPod)의 폭이 변화시켜 과구동 구간을 변동시킨다.That is, the control signal generator 100 operating by receiving the voltage VextCLP clamping the external voltage Vext during the overdrive period instead of the internal power supply Vint is changed as the level of the external voltage Vext is changed. The width of the overdrive pulse p_SAPod is changed to vary the overdrive section.

따라서, 상기 외부 전압(Vext)의 레벨의 변화로 클램핑전압(VextCLP)의 전압 레벨이 상승하는 경우, 상기 제어 신호 발생기(110)내 인버터(I1∼I5), 부정합 게이트(NOR1), 부정곱 게이트(NAND1∼NAND3) 및 지연기(111)의 신호 전달 속도가 빨라지므로 과구동 펄스(p_SAPod)의 펄스폭이 감소하고, 상기 과구동 펄스(p_SAPod)를 레벨 시프터(120)를 통해 워드라인 구동 전압(VWL) 레벨로 변환시켜 출력한다.Therefore, when the voltage level of the clamping voltage VextCLP rises due to the change in the level of the external voltage Vext, the inverters I1 to I5, the mismatching gate NOR1, and the inverted gate in the control signal generator 110. Since the signal transfer speeds of the NAND1 to NAND3 and the delayer 111 are increased, the pulse width of the overdrive pulse p_SAPod is reduced, and the overdrive pulse p_SAPod is transferred to the word line driving voltage through the level shifter 120. The output is converted to the (VWL) level.

따라서, 상기 센스 앰프 제어기(30)에서 출력되는 제어신호(SAPod)의 펄스폭은 도 7의 (a)와 같이 감소하고, 이를 입력받아 턴온된 상기 센스 앰프 전원 제어기(50)내 엔모스 트랜지스터(NM2)는 상기 클램핑전압(VextCLP)을 센스 앰프 파워 신호(CSP)로 출력한다.Accordingly, the pulse width of the control signal SAPod output from the sense amplifier controller 30 is reduced as shown in FIG. 7A, and the NMOS transistor in the sense amplifier power controller 50 turned on by receiving the input signal. NM2 outputs the clamping voltage VextCLP as a sense amplifier power signal CSP.

그리고, 과구동 구간동안 상기 외부 전압(Vext)의 전압 레벨 상승에 반비례하게 펄스폭이 변동되는 상기 제어신호(SAPod)에 의해 상기 센스 앰프 전원 제어기(50)에서 출력되는 센스 앰프 파워 전압(CSP)의 펄스폭은 도 7의 (b)와 같이 상기 외부 전압(Vext)의 전압 레벨 상승에 반비례하고, 이때, 센스 앰프 접지 제어기(60)는 상기 센스 앰프 제어기(30)의 제어신호(SAN)를 입력받아 센스 앰프(70)로 센스 앰프 접지 전압(CSN)을 공급하고, 이에 상기 센스 앰프(70)는 해당 비트 라인 페어를 센싱한다.In addition, the sense amplifier power voltage CSP output from the sense amplifier power controller 50 by the control signal SAPod in which the pulse width is changed in inverse proportion to the increase in the voltage level of the external voltage Vext during the overdrive period. 7B is inversely proportional to the increase in the voltage level of the external voltage Vext, as shown in FIG. 7B. At this time, the sense amplifier ground controller 60 controls the control signal SAN of the sense amplifier controller 30. In response to the input, the sense amplifier ground voltage CSN is supplied to the sense amplifier 70, and the sense amplifier 70 senses the corresponding bit line pair.

그 후, 상기 제어 펄스 발생기(110)에서 정상구동 펄스(p_SAPnor)를 출력함에 따라 상기 센스 앰프 전원 제어기(50)내 엔모스 트랜지스터(NM3)가 턴온되어 센스 앰프 파워 전압(CSP)로 셀 전압(Vcell)을 인가하여 해당 비트 라인 페어를 센싱한다.Subsequently, as the control pulse generator 110 outputs the normal driving pulse p_SAPnor, the NMOS transistor NM3 in the sense amplifier power controller 50 is turned on to generate a cell voltage (SSP) as the sense amplifier power voltage CSP. Vcell) is applied to sense the corresponding bit line pair.

상기에서 상세히 설명한 바와 같이, 본 발명은 외부 전원의 전압 레벨 상승에 반비례하게 과구동 구간을 감소시켜 센스 앰프에서 소모되는 전류량을 일정하게 유지함으로써, 상기 외부 전원이 증가함에 따라 상기 센스 앰프에서 과도하게 전류가 소모됨을 방지하고, 또한, 상기 센스 앰프에 축적되는 전하량을 줄여 정상 동작시 셀 전압의 변동을 방지하는 효과가 있다.As described above in detail, the present invention reduces the overdrive period in inverse proportion to the increase in the voltage level of the external power supply to maintain a constant amount of current consumed in the sense amplifier, thereby excessively in the sense amplifier as the external power source increases. The current is prevented from being consumed, and the amount of charge accumulated in the sense amplifier is reduced to prevent a change in the cell voltage during normal operation.

Claims (3)

센스 앰프 인에이블 신호에 의해 인에이블되어 외부 전압의 전압 레벨에 따라 서로 다른 시간동안 센스 앰프를 과구동시킨후 정상구동하도록 센스 앰프의 동작을 제어하는 제1,제2,제3 제어 신호를 출력하는 센스 앰프 제어기와; 상기 센스 앰프 제어기로부터 제1,제2 제어신호에 의해 서로 다른 레벨의 전압을 센스 앰프 파워 전압으로 출력하는 센스 앰프 전원 제어기와; 상기 센스 앰프 제어기의 제3 제어신호에 의해 접지전압을 센스 앰프 접지 전압으로 출력하는 센스 앰프 접지 제어기로 구성하여 된 것을 특징으로 하는 센스 앰프 출력 제어 회로.Enabled by the sense amplifier enable signal and outputs first, second and third control signals for controlling the operation of the sense amplifier to drive normally after over-driving the sense amplifier for a different time depending on the voltage level of the external voltage. A sense amplifier controller; A sense amplifier power controller configured to output voltages having different levels as sense amplifier power voltages from the sense amplifier controller by first and second control signals; And a sense amplifier ground controller configured to output a ground voltage as a sense amplifier ground voltage by a third control signal of the sense amplifier controller. 제1항에 있어서, 상기 센스 앰프 제어기는 센스 앰프 인에이블 신호를 입력받아 외부전압을 클램핑한 전압 레벨로 상승시켜 출력하는 레벨 시프터와; 상기 레벨 시프터의 출력신호를 입력받아 인에이블되어 과구동 펄스를 상기 외부 전압의 전압 레벨에 반비례하는 구간동안 발생한 후, 정상 구동 펄스를 발생하는 제어 펄스 발생기와; 상기 제어 펄스 발생기에서 발생된 과구동 펄스와 정상구동 펄스를 입력받아 워드라인 구동 전압 레벨로 상승시켜 출력하는 레벨 시프터로 구성하여 된 것을 특징으로 하는 센스 앰프 출력 제어 회로.The electronic device of claim 1, wherein the sense amplifier controller comprises: a level shifter configured to receive a sense amplifier enable signal and to raise an external voltage to a clamped voltage level; A control pulse generator configured to receive an output signal of the level shifter and to generate an overdrive pulse during a period inversely proportional to the voltage level of the external voltage, and to generate a normal drive pulse; And a level shifter configured to receive the overdrive pulse and the normal drive pulse generated by the control pulse generator, and to raise the word line driving voltage level to output the drive line. 제2항에 있어서, 상기 제어 펄스 발생기는 외부 전압을 클램핑한 전압을 사용하여 상기 외부 전압의 전압 레벨에 반비례하는 동작시간동안 동작하도록 한 것을 특징으로 하는 센스 앰프 출력 제어 회로.3. The sense amplifier output control circuit as set forth in claim 2, wherein the control pulse generator is operated during an operation time inversely proportional to the voltage level of the external voltage using the voltage clamped with the external voltage.
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KR100945936B1 (en) * 2008-04-28 2010-03-05 주식회사 하이닉스반도체 Sense amplifier control circuit

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