KR20010036542A - Printed Circuit Board for Ball Grid Array Semiconductor Packages - Google Patents
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Abstract
Description
본 발명은 반도체 패키지용 인쇄회로기판에 관한 것이며, 더욱 상세하게는, 반도체 패키지의 제조공정시에 발생할 수 있는 정전하(특히, 수지 몰딩시 정전하(static charge))의 축적을 방지함으로써 급격한 정전 방전(static discharge)에 의한 반도체 칩의 손상을 효과적으로 방지할 수 있는 볼 그리드 어레이 반도체 패키지용 정전 제거형(static eliminating) 인쇄회로기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to printed circuit boards for semiconductor packages, and more particularly, to sudden electrostatic charges by preventing the accumulation of static charges (especially static charges during resin molding) that may occur during the manufacturing process of semiconductor packages. The present invention relates to a static eliminating printed circuit board for a ball grid array semiconductor package that can effectively prevent damage to a semiconductor chip due to a discharge.
종래, SOJ(small Outlined-Leaded Package)나 QFP(Quad Flat Package)등과 같은 리드프레임을 이용한 반도체 패키지에 있어서는, 패키지 제조공정중에 마찰등에 의해 반도체 장치내에 발생하는 정전하는, 리드프레임 자체가 금속자재로 형성되어 있음으로 금속재의 리드프레임을 통해 용이하게 방전될 수가 있고, 회로 패턴 자체가 미세하지 않음으로 정전하의 축적 및 급격한 방전은 반도체 패키지에 별 영향을 미치지 않았다.Conventionally, in a semiconductor package using a lead frame such as a small outlined-lead package (SOJ) or a quad flat package (QFP), the lead frame itself, which is generated in the semiconductor device by friction or the like during the package manufacturing process, is a metal material. Since it is formed, it can be easily discharged through the lead frame of the metal material, and since the circuit pattern itself is not fine, accumulation of static charges and rapid discharge have little effect on the semiconductor package.
최근, 반도체 패키지에 있어서, 고집적 소형화 및 고성능화된 반도체 칩의 성능이 최적하게 구현될 수 있도록 우수한 전기적 성능, 고방열성 및 입출력 단자 수의 대용량화가 요구됨에 따라, 상기 리드 프레임을 이용한 반도체 패키지를 대체한 인쇄회로 기판을 이용한 볼 그리드 어레이(BGA : Ball Grid Array) 반도체 패키지가 널리 사용되고 있다.Recently, in the semiconductor package, in order to achieve high integration and miniaturization and high performance of the semiconductor chip, an excellent electrical performance, high heat dissipation, and a large capacity of the number of input / output terminals are required, and thus, the semiconductor package using the lead frame has been replaced. Ball grid array (BGA) semiconductor packages using printed circuit boards are widely used.
하지만, 이러한 볼 그리드 어레이 반도체 패키지는, 상술한 리드 프레임을 이용한 반도체 패키지와는 달리, 하술하는 바와 같이, 반도체 패키지 제조공정중 , 특히 몰딩 공정시, 정전하의 축적 및 급격한 방전에 의한 여러 가지 문제점이 발생하게 된다.However, unlike the semiconductor package using the lead frame described above, such a ball grid array semiconductor package has various problems due to the accumulation of static charges and sudden discharge during the semiconductor package manufacturing process, particularly in the molding process. Will occur.
우선, 도 1 및 도 2 는, 각각, 상기한 바와 같은 BGA 반도체 패키지의 제조에 이용되는 통상적인 인쇄회로기판(10′)의 평면도 및 저면도로서, 이를 참조하여 그 구조를 간단히 설명하기로 한다.1 and 2 are plan and bottom views of a conventional printed circuit board 10 'used for manufacturing a BGA semiconductor package as described above, respectively, and the structure thereof will be briefly described with reference to the drawings. .
통상적으로, 인쇄회로기판(10′)은, 열경화성 수지 기판(도 3 의 도면 부호 11)과, 수지 기판(11)의 상하면에 소정의 회로 패턴을 이루는 다수의 도전성 트레이스(12)와, 수지 기판(11) 상면 중앙부의 반도체칩 탑재부(16)와, 수지 기판(11) 상하면의 다수의 도전성 트레이스(12)를 상호간에 각각 전기적으로 연결하는 다수의 도전성 비아홀(13)과, 수지 기판(11) 하면의 다수의 도전성 트레이스(12)에 각각 형성되는 다수의 솔더볼 랜드(14)와, 수지 기판(11) 상면 일측 코너부로부터 반도체칩 탑재부(16)까지 용융된 몰딩 컴파운드의 유입로가 되는 도전성 금속 박막으로 형성되는 몰드 런너 게이트(17)와, 다수의 도전성 트레이스(12)의 반도체칩 탑재부(16)에 인접한 단부 및 솔더볼 랜드(14)를 제외한 전 영역상에 코팅되어 다수의 도전성 트레이스(12) 상호간을 절연시킴과 아울러 유해한 외부 환경으로부터 보호하는 비도전성인 솔더 마스크(15)로 구성된다.In general, the printed circuit board 10 ′ includes a thermosetting resin substrate (11 in FIG. 3), a plurality of conductive traces 12 forming a predetermined circuit pattern on the upper and lower surfaces of the resin substrate 11, and a resin substrate. (11) A plurality of conductive via holes 13 electrically connecting the semiconductor chip mounting portion 16 of the upper center portion, the plurality of conductive traces 12 on the upper and lower surfaces of the resin substrate 11 to each other, and the resin substrate 11. A plurality of solder ball lands 14 respectively formed on the plurality of conductive traces 12 on the lower surface and the conductive metal serving as an inflow path for the molten molding compound from one corner of the upper surface of the resin substrate 11 to the semiconductor chip mounting portion 16. A plurality of conductive traces 12 are coated on all regions except the solder ball lands 14 and the end portions adjacent to the semiconductor chip mounting portions 16 of the plurality of conductive traces 12 and the mold runner gate 17 formed of a thin film. Insulate each other In addition, non-jeonseongin is composed of a solder mask 15 to protect against harmful external environment.
여기서, 상기한 인쇄회로기판(10′)의 몰드 런너 게이트(17)는 소정의 그라운드용 도전성 트레이스(22)를 경유하여 반도체칩 탑재부(16) 외주연에 형성되는 그라운드용 링(25)에 전기적으로 연결되며, 반도체칩의 모든 그라운드부는 와이어에 의하여 그라운드용 링(25)에 전기적으로 연결된다. 이와 같이, 몰드 런너 게이트(17)에 반도체칩의 그라운드 신호를 전달하는 것에 의하여, 도전성 트레이스(12)와 반도체칩의 와이어 본딩 불량 여부를 판정하거나 또는 공통의 그라운드 영역의 형성에 의한 회로 패턴의 최적한 확보가 가능하게 된다.Here, the mold runner gate 17 of the printed circuit board 10 ′ is electrically connected to the ground ring 25 formed at the outer circumference of the semiconductor chip mounting portion 16 via a predetermined ground conductive trace 22. All ground parts of the semiconductor chip are electrically connected to the ground ring 25 by a wire. As described above, the ground signal of the semiconductor chip is transmitted to the mold runner gate 17 to determine whether the conductive trace 12 and the semiconductor chip have poor wire bonding, or to optimize the circuit pattern by forming a common ground region. As long as it can be secured.
또한, 도 2에 도시된 바와 같이, 수지 기판(11) 하면 일측에는 인쇄회로 기판 표시부(20)가 형성되어 있다. 상기 표시부(20)에 대해서 구체적으로 설명하면, 표시부에는 제조회사와 고객(customer)간의 주요정보가 수록되는 것으로, 예를 들어 고객명(Customer Name), 제고 관리 인식 목록 번호(SID Number), 도면 번호(DWG Number), 매각인 코드(Vendor Code) 등이 글자 또는 기호으로 표시되어 있으며, 글자 또는 기호의 제외한 부분은 비도전성인 솔더 마스크(15)로 코팅되어 있고, 솔더 마스크로 코팅되어 있지 않은 글자 또는 기호는 버스바(Bus-bar)(도면번호 미부여)를 통해 도전성 트레이스(12)를 이용하여 전해 도금시켜 Au 플레이팅 되어 있다.In addition, as shown in FIG. 2, a printed circuit board display unit 20 is formed on one side of the bottom surface of the resin substrate 11. The display unit 20 will be described in detail, and the display unit contains main information between the manufacturer and the customer, for example, a customer name, an inventory management recognition list number (SID Number), and a drawing. Numbers (DWG Numbers), Vendor Codes, etc. are indicated by letters or symbols, except for letters or symbols, which are coated with a non-conductive solder mask 15 and not coated with a solder mask. Alternatively, the symbol is Au plated by electroplating using a conductive trace 12 through a bus bar (not shown).
도 1 및 도 2중, 미설명 부호 18 은 스트립 형태의 인쇄회로기판(10′)을 장치내에서 용이하게 이송시키거나 고정시키기 위한 툴링 홀이고, 19 는 독립된 낱개의 반도체 패키지로 싱귤레이션(singulation)할 때의 기준점으로 이용되는 싱귤레이션용 홀이며, 19′는 싱귤레이션시의 가상 절단선이다.In FIG. 1 and FIG. 2, reference numeral 18 denotes a tooling hole for easily transferring or fixing the strip-shaped printed circuit board 10 'in the apparatus, and 19 denotes singulation in a separate individual semiconductor package. The singulation hole is used as a reference point when the step is taken, and 19 'is a virtual cutting line at the time of singulation.
위에서 설명한 바와 같은 일반적인 인쇄회로기판(10′)을 이용한 통상적인 볼 그리드 어레이 반도체 패키지(1)를 도 3 에 나타내며, 그 제조 방법을 통하여 그 구조를 간략히 설명하기로 한다.A typical ball grid array semiconductor package 1 using a general printed circuit board 10 'as described above is shown in FIG. 3, and the structure thereof will be briefly described through the manufacturing method thereof.
이미 앞에서 설명한 바와 같은 구조의 스트립 형태로 된 인쇄회로기판(10′)상의 각각의 반도체칩 탑재부(16)에 접착층(도면부호 미부여)을 개재하여 반도체칩(40)을 접착시키는 반도체칩 실장 단계후, 솔더마스크(15)가 코팅되어 있지 않은 도전성 트레이스(12)의 내측 단부와 반도체칩(40)을 전기적으로 연결하는 와이어 본딩 단계, 반도체칩(40) 및 와이어(50) 등을 외부 환경으로부터 보호하기 위한 수지 봉지부(70)를 형성시키는 몰딩 단계, 솔더볼 랜드(14)상에 외부 입출력 단자로서의 솔더볼(80)을 융착시키는 솔더볼 융착 단계 및, 스트립 형태로 된 인쇄회로기판(10′)상에 형성된 다수의 반도체 패키지를 소정의 크기로 절단하여 낱개의 완성된 반도체 패키지(1)로 분리하는 싱귤레이션 단계 등을 순차적으로 수행하는 것에 의하여, 도 3 에 나타낸 바와 같은 볼 그리드 어레이 반도체 패키지(1)가 구성된다.A semiconductor chip mounting step of adhering the semiconductor chip 40 to each semiconductor chip mounting portion 16 on the printed circuit board 10 'having a strip form as described above via an adhesive layer (not shown). Thereafter, the wire bonding step of electrically connecting the inner end of the conductive trace 12, which is not coated with the solder mask 15, and the semiconductor chip 40, the semiconductor chip 40, the wire 50, and the like are removed from the external environment. A molding step of forming a resin encapsulation part 70 for protection, a solder ball fusion step of fusion of the solder balls 80 as external input / output terminals on the solder ball lands 14, and a printed circuit board 10 'on a strip form. By sequentially performing a singulation step of cutting a plurality of semiconductor packages formed in a predetermined size and separating them into individual completed semiconductor packages 1, as shown in FIG. The ball grid array semiconductor package 1 is configured.
상기한 바와 같은 반도체 패키지(1)의 제조를 위한 여러 단계중 몰딩 단계는 도 4 에 나타낸 바와 같이 상하부 몰드(30a,30b) 사이에 반도체칩(40)이 실장되고 와이어(50)가 본딩된 상태의 인쇄회로기판(10′)을 위치시켜 수행된다.In the molding step of manufacturing the semiconductor package 1 as described above, the semiconductor chip 40 is mounted between the upper and lower molds 30a and 30b and the wire 50 is bonded as shown in FIG. 4. Is performed by positioning the printed circuit board 10 '.
하부 몰드(30b)의 상면에는 인쇄회로기판(10′)을 위치시키기 위한 오목부(31′)가 형성되고, 상부 몰드(30a)에는 수지 봉지부(도 3 의 도면 부호 70)의 형상에 대응하는 형상의 오목부(31)가 형성되며, 상기한 상부 몰드(30a)의 오목부(31)를 이루는 면과 인쇄회로기판(10′)의 상면은 상하부 몰드(30a,30b) 계합시 인쇄회로기판(10′)상의 반도체칩(40) 및 도전성 와이어(50) 등이 위치하는 캐비티(34)를 형성한다. 캐비티(34)의 일측 코너부에는 용융된 몰딩 수지를 포트(미도시)로부터 캐비티(34)내로 주입시키기 위한 런너(32)가 상부 몰드(30a)에 형성되며, 런너(32)는 인쇄회로기판(10′)의 몰드 런너 게이트(도 1의 도면 부호 17 참조)와 대응하는 위치에 형성된다. 가압 상태로 주입되는 용융된 몰딩 수지는 런너(32)를 통하여 캐비티(34)내로 유입, 경화되어 상기한 수지 봉지부(70)를 형성한다. 또한, 상부 몰드(30a)에는 다수의 툴링핀(도시하지 않음)이 형성되어 인쇄회로기판(10′)에 형성된 툴링홀(도 1 및 2의 도면 부호 18)에 결합됨으로써 몰딩시 인쇄회로기판(10′)을 확실히 고정시킬 수 있도록 되어 있다.A recess 31 'is formed on the upper surface of the lower mold 30b to position the printed circuit board 10', and the upper mold 30a corresponds to the shape of the resin encapsulation portion (reference numeral 70 in FIG. 3). The concave portion 31 is formed, and the surface forming the concave portion 31 of the upper mold 30a and the upper surface of the printed circuit board 10 'are printed circuits when engaging the upper and lower molds 30a and 30b. The cavity 34 in which the semiconductor chip 40, the conductive wire 50, etc. on the board | substrate 10 'are located is formed. At one corner of the cavity 34, a runner 32 is formed in the upper mold 30a to inject molten molding resin into the cavity 34 from a port (not shown), and the runner 32 is a printed circuit board. It is formed at a position corresponding to the mold runner gate (see 17 in Fig. 1) of (10 '). The molten molding resin injected in a pressurized state is introduced into the cavity 34 through the runner 32 and cured to form the resin encapsulation unit 70 described above. In addition, a plurality of tooling pins (not shown) are formed in the upper mold 30a to be coupled to the tooling holes (18 in FIGS. 1 and 2) formed in the printed circuit board 10 ′. 10 ') can be fixed securely.
여기서, 상부 몰드(30a)와 당접하는 인쇄회로기판(10′)의 상면 외곽부 및 하부 몰드와 당접하는 인쇄회로기판(10′)의 저면은 비도전성인 솔더마스크(15)가 코팅되어 있으므로 상하부 몰드(30a,30b)와는 전기적으로 오픈되어 있다(솔더볼(80)이 융착되기 전 상태에서 솔더마스크(15)가 코팅되어 있지 않은 외부 노출 솔더볼랜드(14)는 솔더마스크(15) 표면 내측에 위치하므로 하부 몰드(30b)와는 직접 접촉하지 않는다).Here, the upper and lower edges of the upper surface of the printed circuit board 10 ′ in contact with the upper mold 30 a and the lower surface of the printed circuit board 10 ′ in contact with the lower mold are coated with a non-conductive solder mask 15. (30a, 30b) are electrically open (externally exposed solder ball land 14, which is not coated with solder mask 15 in the state before solder ball 80 is fused, is located inside the surface of solder mask 15). Not in direct contact with the lower mold 30b).
몰딩 단계에 있어서, 고온고압의 용융된 몰딩 수지는 상부 몰드(30)의 런너(32)와 인쇄회로기판(10′)상의 몰드 런너 게이트(17)에 의하여 형성되는 통로를 따라 캐비티(34)내로 유입되며, 이때 용융된 몰딩 수지와 캐비티(34)내에 위치하는 인쇄회로기판(10′)상의 반도체 칩(40) 및 도전성 와이어(50) 등에 강하게 마찰된다. 따라서, 이러한 강한 마찰로 인해 반도체 칩(40), 도전성 와이어(50), 인쇄회로기판(10′)의 표면 등에는 정전기가 유도되어 많은 양의 정전하가 축적되는 현상이 필연적으로 발생한다.In the molding step, the molten molding resin of high temperature and high pressure is introduced into the cavity 34 along a passage formed by the runner 32 of the upper mold 30 and the mold runner gate 17 on the printed circuit board 10 '. In this case, the molten molding resin is strongly rubbed with the semiconductor chip 40, the conductive wire 50, and the like on the printed circuit board 10 ′ positioned in the cavity 34. Therefore, due to such strong friction, a phenomenon in which static electricity is induced on the surface of the semiconductor chip 40, the conductive wire 50, the printed circuit board 10 ', and the like, a large amount of static charge is inevitably generated.
여기서는, 몰딩공정에서의 정전하의 발생을 설명하였으나, 상술한 반도체칩 실장 단계, 와이어 본딩 단계, 솔더볼 융착 단계, 싱귤레이션 단계등에서도 공정시에 마찰로 인한 정전하는 필연적으로 발생하게 된다.Here, although the generation of the electrostatic charge in the molding process has been described, the above-mentioned semiconductor chip mounting step, wire bonding step, solder ball fusion step, singulation step and the like will inevitably generate static electricity due to friction during the process.
종래와 같이 반도체 칩의 구동 전압이 높거나 허용되는 구동 전압의 오차가 큰 경우 또는 반도체 칩내의 회로 패턴이 비교적 미세하지 않은 경우에는 상기한 바와 같은 정전하의 축적 및 급격한 방전이 별 영향을 미치지 않았지만, 현재와 같이 반도체칩의 구동 전압이 상당히 낮거나 구동 전압의 허용 오차가 상당히 작고, 회로 패턴이 대단히 미세한 경우에는 상기한 바와 같은 정전하의 축적에 따른 급격한 방전은 즉각적인 반도체칩의 손상으로 이어지게 된다.As described above, when the driving voltage of the semiconductor chip is high or the allowable error of the driving voltage is large, or when the circuit pattern in the semiconductor chip is not relatively fine, the accumulation of the static charge and the sudden discharge as described above have not affected much. If the driving voltage of the semiconductor chip is considerably low or the tolerance of the driving voltage is very small, and the circuit pattern is very fine, as described above, the sudden discharge due to the accumulation of the static charge as described above leads to immediate damage of the semiconductor chip.
즉, 반도체 칩이나 도전성 와이어 등에 축적되어 있던 정전하가 완성된 반도체 패키지를 몰드로부터 꺼낼 때 또는 다른 공정에서의 작업 설비와 접촉시 상기 한 정전하가 일시에 방전됨으로써 반도체 칩의 전극이 타버리거나, 반도체 칩내의 미세한 회로 패턴이 타버리게 되거나 또는 와이어 본딩의 볼량을 초래하게 되는 심각한 문제가 발생하게 되며, 이러한 문제는 반도체칩의 고집적 소형화 및 고성능화가 더욱 더 요구되고 있는 오늘날, 더욱 더 중요한 문제로 대두되고 있다.That is, when the semiconductor package in which the static charge accumulated in the semiconductor chip or the conductive wire is completed is removed from the mold or when it comes into contact with work equipment in another process, the electrostatic charge is temporarily discharged to burn the electrode of the semiconductor chip, There is a serious problem that causes a small circuit pattern in a semiconductor chip to burn out or results in a volume of wire bonding. This problem becomes more and more important in today's high density and miniaturization and high performance of semiconductor chips. It is becoming.
또한, 상기 인쇄회로기판 표시부(20)는 단지 제조회사와 고객(customer)간의 주요정보의 표시의 기능만 수행하는 것으로, 구성요소의 다기능화의 관점에서 볼 때, 효율적이지 못한 문제점이 있다.In addition, the printed circuit board display unit 20 only performs the function of displaying the main information between the manufacturer and the customer, and in view of the versatility of the component, there is a problem that is not efficient.
본 발명의 목적은, 상기한 바와 같은 종래의 문제점을 해소하기 위한 것으로서, 반도체 패키지로의 제조공정시, 특히, 수지 몰딩시 용융 수지와의 마찰로 인한 정전하의 축적을 방지함으로써 급격한 정전 방전에 의한 반도체 칩의 손상을 효과적으로 방지할 수 있는 볼 그리드 어레이 반도체 패키지용 정전 제거형 인쇄회로기판을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to solve the conventional problems as described above, and to prevent the accumulation of electrostatic charges due to friction with molten resin during the manufacturing process of the semiconductor package, in particular, during molding of the resin, resulting from sudden electrostatic discharge. The present invention provides a static elimination printed circuit board for a ball grid array semiconductor package that can effectively prevent damage to a semiconductor chip.
본 발명의 다른 목적은, 인쇄회로기판 표시부를 그라운드용으로 사용하는 것에 의해서 구성요소의 다기능화의 측면에서, 보다 효율성 있고 신뢰성 있는 볼 그리드 어레이 반도체 패키지용 정전 제거형 인쇄회로기판을 제공하는 것이다.Another object of the present invention is to provide a static electricity removal type printed circuit board for a ball grid array semiconductor package which is more efficient and reliable in terms of multi-functionality of components by using the printed circuit board display portion for grounding.
도 1 및 도 2는 각각 종래의 인쇄회로기판의 평면도 및 저면도1 and 2 are plan and bottom views of a conventional printed circuit board, respectively.
도 3 은 종래의 인쇄회로기판이 적용된 볼 그리드 어레이 반도체 패키지의 단면도3 is a cross-sectional view of a ball grid array semiconductor package to which a conventional printed circuit board is applied.
도 4 는 반도체 패키지로의 몰딩시 종래의 인쇄회로기판의 상하부 몰드와의 접촉 상태를 나타내는 단면도4 is a cross-sectional view showing a state of contact with upper and lower molds of a conventional printed circuit board during molding into a semiconductor package.
도 5, 6, 7 및 8은 본 발명의 바람직한 구체예에 따른 인쇄회로기판의 저면도5, 6, 7 and 8 are bottom views of a printed circuit board according to a preferred embodiment of the present invention.
- 도면중 주요부에 대한 부호의 설명 --Explanation of symbols for the main parts in the drawing-
10 ; 인쇄회로기판10; Printed circuit board
11 ; 수지기판 12 ; 도전성 트레이스11; Resin substrate 12; Conductive trace
13 ; 도전성 비아홀 14 ; 솔더볼 랜드13; Conductive via holes 14; Solder ball land
15 ; 솔더마스크 16 ; 반도체칩 탑재부15; Solder mask 16; Semiconductor chip mounting part
17 ; 몰드 런너 게이트 18 ; 툴링홀17; Mold runner gate 18; Tooling Hall
19 ; 싱귤레이션용 홀 19′; 싱귤레이션 가상 라인19; Singulation holes 19 '; Singulation Virtual Line
20 ; 인쇄회로기판 표시부 21 ; 그라운드용 비아홀20; Printed circuit board display section 21; Ground Via Hole
22 ; 그라운드용 트레이스 25 ; 그라운드용 링22; Trace for ground 25; Ground ring
26 ; 도전성 패드 30a ; 상부 몰드26; Conductive pad 30a; Upper mold
30b ; 하부 몰드 31,31′; 오목부30b; Lower mold 31,31 '; Recess
32 ; 런너 33 ; 툴링핀32; Runner 33; Tooling pins
34 ; 캐비티 40 ; 반도체칩34; Cavity 40; Semiconductor chip
50 ; 도전성 와이어 60 ; 접착층50; Conductive wire 60; Adhesive layer
70 ; 수지 봉지부 80 ; 솔더볼70; Resin encapsulation unit 80; Solder ball
상기 목적을 달성하기 위해 본 발명에 의한 볼 그리드 어레이 반도체 패키지용 정전 제거형 인쇄회로기판은 수지 기판과, 상기한 수지 기판의 상하면에 소정의 회로 패턴을 이루며 적어도 하나의 그라운드용 트레이스가 포함된 다수의 도전성 트레이스와, 상기한 수지 기판 상면 중앙부의 상기한 도전성 트레이스가 존재하지 않는 반도체칩 탑재부와, 상기한 수지 기판의 상면 및 하면의 상기한 회로 패턴을 전기적으로 연결하며 적어도 하나의 그라운드용 비아홀을 포함하는 다수의 도전성 비아홀과, 상기한 수지 기판 상하면의 회로 패턴상에 코팅되어 상기한 다수의 도전성 트레이스 상호간을 절연 및 보호하는 솔더 마스크와, 상기 수지 기판의 일측면에 상기 솔더 마스크에 오픈되는 도전성 영역을 갖도록 형성되어 상기 도전성 영역과 상기한 그라운드용 비아홀 및 상기한 그라운드용 트레이스와 전기적으로 연결되는, 글자 또는 기호가 표시된 인쇄회로기판 표시부로 구성된다.In order to achieve the above object, the electrostatic elimination type printed circuit board for a ball grid array semiconductor package according to the present invention includes a resin substrate, and a plurality of traces for at least one ground including a predetermined circuit pattern on upper and lower surfaces of the resin substrate. At least one ground via hole electrically connecting the conductive traces of the resin substrate, the semiconductor chip mounting portion in which the conductive traces at the center of the upper surface of the resin substrate do not exist, and the circuit patterns on the upper and lower surfaces of the resin substrate. A plurality of conductive via holes, a solder mask coated on the upper and lower circuit patterns of the resin substrate to insulate and protect the plurality of conductive traces from each other, and a conductive mask open to the solder mask on one side of the resin substrate. It is formed to have a region and the conductive region and the graphene Deuyong via hole and is composed of electrically connected to and for the one ground trace, character or symbol, the display printed circuit board.
상기 인쇄회로기판 표시부의 도전성 영역은 바람직하게는, 인쇄회로 기판 표시부의 양쪽 사이드에 각각 형성할 수 있다.The conductive regions of the printed circuit board display portion may be preferably formed on both sides of the printed circuit board display portion, respectively.
상기 인쇄회기 기판 표시부의 도전성 영역은 또한, 인쇄회로 기판 표시부의 한쪽 사이드에 만 형성할 수도 있다.The conductive region of the printed circuit board display portion may also be formed only on one side of the printed circuit board display portion.
또한, 상기 도전성 영역으로서 상기 글자 또는 기호를 사용하거나 상기 글자 또는 기호를 제외한 인쇄회로 기판 표시부 전체를 사용하여 상기한 그라운드용 비아홀 및 상기한 그라운드용 트레이스와 전기적으로 연결할 수도 있다.Further, the conductive via may be electrically connected to the ground via hole and the ground trace using the letter or symbol or the entire printed circuit board display unit except the letter or symbol.
또한, 상기한 수지 기판 상면의 일측 코너부에 도전성 금속으로 형성되며 그라운드 연결된 몰드 런너 게이트를 가지며, 상기한 인쇄회로기판 표시부의 도전성 영역이 상기한 몰드 런너 게이트에 그라운드 비아홀 및/또는 그라운드 트레이스에 의하여 전기적으로 연결될 수도 있다.In addition, one side of the upper surface of the resin substrate has a mold runner gate formed of a conductive metal and connected to the ground, and the conductive region of the printed circuit board display portion is connected to the mold runner gate by a ground via hole and / or a ground trace. It may be electrically connected.
또한, 상기 본 발명의 인쇄회로기판 표시부는 인쇄회로 기판 상면 또는 하면의 일측에 형성될 수도 있으며, 인쇄회로기판 상면의 상기 몰드 런너 게이트 쪽의 인쇄회로 기판 하면에도 형성될 수도 있다.In addition, the printed circuit board display unit of the present invention may be formed on one side of the upper surface or the lower surface of the printed circuit board, or may be formed on the lower surface of the printed circuit board of the mold runner gate side of the upper surface of the printed circuit board.
이하, 본 발명을 첨부 도면을 참조하여 더욱 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도 5 는 본 발명의 바람직한 일구체예에 따른 인쇄회로기판(10)의 저면도이며, 그 상면의 구조는 전술한 도 1과 실질적으로 동일하므로 이를 아울러 참조하기 바란다.FIG. 5 is a bottom view of the printed circuit board 10 according to the exemplary embodiment of the present invention, and the structure of the upper surface thereof is substantially the same as that of FIG.
도 5 에 나타낸 본 발명의 바람직한 일구체예에 따른 볼 그리드 어레이 반도체 패키지용 정전제거형 인쇄회로기판(10)은, 수지 기판(도 3 의 도면 부호 11 참조)과, 수지 기판(11)의 상하면에 소정의 회로 패턴을 이루는 적어도 하나의 그라운드용 트레이스(22)가 포함된 다수의 도전성 트레이스(12)와, 도전성 트레이스(12)가 존재하지 않는 수지 기판(11) 상면 중앙부의 반도체칩 탑재부(16)와, 수지 기판(11) 상면 및 하면의 상기한 회로 패턴을 전기적으로 연결하는 적어도 하나의 그라운드용 비아홀(21)을 포함하는 다수의 도전성 비아홀(13)과, 수지 기판(11) 상면의 다수의 도전성 트레이스(12)의 반도체칩 탑재부(16)에 인접한 단부 및 수지 기판(11) 하면의 다수의 도전성 트레이스(12) 각각의 솔더볼이 융착되는 부분인 솔더볼 랜드(14)를 제외한 상하면의 회로 패턴상에 코팅되어 다수의 도전성 트레이스(12) 상호간을 절연 및 보호하는 솔더 마스크(15)와, 상기한 회로 패턴에 인접한 외측에 형성되는 복수개의 싱귤레이션용 홀(19) 및 복수개의 툴링홀(18)과; 상기 수지 기판(11) 상면의 일측에, 상기 솔더 마스크(15)에 오픈되는 도전성 패드(26)를 양쪽 사이드에 각각 형성되도록 하여 상기 도전성 패드(26)영역과 상기한 그라운드용 비아홀(21) 및 상기한 그라운드용 트레이스(22)와 전기적으로 연결되는, 글자 또는 기호가 표시된 인쇄회로기판 표시부(20)로 구성된다.The static elimination type printed circuit board 10 for a ball grid array semiconductor package according to one preferred embodiment of the present invention shown in FIG. 5 includes a resin substrate (see reference numeral 11 in FIG. 3) and upper and lower surfaces of the resin substrate 11. A plurality of conductive traces 12 including at least one ground trace 22 forming a predetermined circuit pattern, and a semiconductor chip mounting portion 16 in a central portion of the upper surface of the resin substrate 11 in which the conductive traces 12 do not exist. ), A plurality of conductive via holes 13 including at least one ground via hole 21 for electrically connecting the above-described circuit patterns on the upper and lower surfaces of the resin substrate 11, and a plurality of the upper surfaces of the resin substrate 11. Circuit patterns on the upper and lower surfaces of the conductive traces 12 except for the solder ball lands 14, which are the end portions adjacent to the semiconductor chip mounting portions 16 of the conductive traces 12 and the plurality of conductive traces 12 on the lower surface of the resin substrate 11. A solder mask 15 which is coated on and insulates and protects the plurality of conductive traces 12, a plurality of singulation holes 19 and a plurality of tooling holes 18 formed on an outer side adjacent to the circuit pattern. and; On one side of the upper surface of the resin substrate 11, the conductive pads 26 opened on the solder mask 15 are formed on both sides, respectively, so that the conductive pads 26 region and the ground via hole 21 and It consists of a printed circuit board display portion 20, which is electrically connected to the ground trace 22, the letter or symbol is displayed.
도 5 에 나타낸 본 발명의 일구체예에 있어서는, 그라운드용 비아홀(21)은 그라운드용 트레이스(22)에 의하여 인쇄회로기판 표시부(20)의 도전성 패드(26)에 전기적으로 연결되어, 제조공정중 특히, 몰딩시 인쇄회로기판 표시부(20)의 도전성 패드(26)는 몰드와 직접 접촉함으로써 정전하를 방전할 수가 있게 된다.In one embodiment of the present invention illustrated in FIG. 5, the ground via hole 21 is electrically connected to the conductive pad 26 of the printed circuit board display portion 20 by the ground trace 22, and is in the process of manufacturing. In particular, the conductive pads 26 of the printed circuit board display unit 20 may be in direct contact with the mold during molding to discharge the electrostatic charge.
또한, 도시되지 않았지만, 그라운드 신호가 접속되어 있는 몰드 런너 게이트(17)(예컨대, 반도체칩의 그라운드 본드 패드와 와이어에 의하여 접속되는 그라운드용 링(25)이 그라운드용 트레이스(22)에 의하여 몰드 런너 게이트(17)에 접속되는 구성(도 1 참조))를 상기한 인쇄회로기판 표시부(20)로 접속시킬 수가 있으며, 이것에 의하여 종래의 통상적인 인쇄회로기판상의 설계를 크게 변경시키는 일 없이 약간의 변경만에 의해 간단하고도 용이하게 본 발명의 인쇄회로기판(10)을 제공할 수도 있다.Although not shown, a mold runner gate 17 (for example, a ground ring 25 connected by a ground bond pad and a wire of a semiconductor chip) to which a ground signal is connected is connected to the mold runner by the ground trace 22. The configuration connected to the gate 17 (see FIG. 1) can be connected to the above-described printed circuit board display section 20, thereby making it possible to make a slight change without changing the design on a conventional printed circuit board. It is also possible to provide the printed circuit board 10 of the present invention simply and easily by changing only.
또한, 상기 본 발명의 인쇄회로기판 표시부(20)는 인쇄회로 기판(10) 상면 또는 하면의 일측에 형성될 수도 있으며, 인쇄회로기판(10) 상면의 상기 몰드 런너 게이트(17) 쪽의 인쇄회로 기판 하면에도 형성될 수도 있다. 이러한 본 발명의 인쇄회로 기판(10)의 위치에 따른 작용, 효과는 다음과 같다. 첫째로, 인쇄회로 기판(10)의 상면에 위치하는 경우는, 몰딩시, 몰드압력에 의하여 인쇄회로 기판(10)의 외주연부를 압압함으로 상부 몰드(30a)와 도전성 패드(26)가 접촉되어 그라운드 된다(도 4참조). 둘째로, 인쇄회로 기판(10)의 하면에 위치하는 경우는, 몰딩시, 인쇄회로 기판(10)의 외주연부를 압압함으로 하부 몰드(30b)와 도전성 패드(26)가 접촉되어 그라운드 된다(도 4참조). 마지막으로, 인쇄회로기판(10) 상면의 상기 몰드 런너 게이트(17) 쪽의 인쇄회로 기판 하면에 형성되는 경우, 몰딩시, 몰드 압력에 의하여 게이트(17)가 압압됨으로 동시에, 하부에 위치한 도전성 패드(26)도 압압되어 그라운드 되어진다.In addition, the printed circuit board display unit 20 of the present invention may be formed on one side of the upper or lower surface of the printed circuit board 10, and the printed circuit of the mold runner gate 17 on the upper surface of the printed circuit board 10. It may also be formed on the lower surface of the substrate. The action and effect according to the position of the printed circuit board 10 of the present invention is as follows. First, in the case of being positioned on the upper surface of the printed circuit board 10, during molding, the upper mold 30a and the conductive pad 26 are brought into contact with each other by pressing the outer peripheral portion of the printed circuit board 10 by the mold pressure. It is grounded (see FIG. 4). Secondly, in the case where it is located on the lower surface of the printed circuit board 10, during molding, the lower mold 30b and the conductive pad 26 are brought into contact with and grounded by pressing the outer periphery of the printed circuit board 10 (Fig. 4). Finally, when formed on the lower surface of the printed circuit board on the mold runner gate 17 side of the upper surface of the printed circuit board 10, at the time of molding, the gate 17 is pressed by the mold pressure, and at the same time, a conductive pad located below (26) is also pressed and grounded.
도 6, 7 및 8은 본 발명의 바람직한 다른 일구체예에 따른 인쇄회로기판(10)의 저면도로서, 상기 인쇄회로 기판 표시부(20)의 도전성 패드(26)를 인쇄회로 기판 표시부(20)의 한쪽 사이드에 만 형성한 것(도 6)과, 인쇄회로 기판 표시부(20)의 글자 또는 기호만을 상기 솔더 마스크(15)에 Au 플레이팅 하여 도전성 패드(26)로 사용한 것(도 7)과, 상기 글자 또는 기호를 제외한 기판 표시부(20) 전체를 솔더 마스크(15)에 Au 플레이팅 하여 도전성 패드(26)로 사용한 것(도 8)을 제외하고는 도 5에서 설명한 부분과 동일함으로 더 이상의 부연 설명은 생략하기로 한다.6, 7 and 8 are bottom views of a printed circuit board 10 according to another exemplary embodiment of the present invention, wherein the conductive pads 26 of the printed circuit board display unit 20 are connected to the printed circuit board display unit 20. 6 formed only on one side of the printed circuit board, and Au-plated only the letters or symbols of the printed circuit board display unit 20 on the solder mask 15 and used as the conductive pads 26 (FIG. 7). The same as described in FIG. 5 except that the entire substrate display 20 except for the letters or symbols is Au-plated on the solder mask 15 and used as the conductive pad 26 (FIG. 8). The description will be omitted.
또한, 본 발명의 기판 표시부(20)는 반도체 패키지로의 최종 완성 단계인 싱귤레이션 단계에서는 절단되어 제거되는 것임으로, 기판 표시부(20)에 도전성 패드(26)을 형성하여 그라운드 시킨 구조는 반도체 패키지의 제조후에, 반도체 패키지에는 전혀 영향을 주지 않는다 할 것이다.In addition, since the substrate display unit 20 of the present invention is cut and removed in the singulation step, which is the final completion step to the semiconductor package, the structure in which the conductive pads 26 are formed and grounded on the substrate display unit 20 is grounded. After fabrication, the semiconductor package will not be affected at all.
위에서 상술한 바와 같이, 본 발명에 따른 인쇄회로기판을 사용하여 볼 그리드 어레이 반도체 패키지를 제조하는 경우, 그 제조 과정, 특히 몰딩 공정에서 고온고압의 용융된 몰딩 수지의 유입시 마찰에 의하여 유도되는 정전하를 인쇄회로기판 표시부을 경유하여 몰드중으로 즉각 방출시킬 수가 있으므로, 정전하의 축적에 따른 급격한 정전 방전에 의한 반도체 패키지의 중요 구성부, 예컨대, 반도체칩, 본딩 와이어, 도전성 트레이스 등의 손상을 미연에 효과적으로 방지할 수 있는 동시에, 인쇄회로기판 표시부를 그라운드용으로 사용하는 것에 의해서 구성요소의 다기능화의 측면에서, 보다 효율성 있고 신뢰성 있는 볼 그리드 어레이 반도체 패키지용 정전 제거형 인쇄회로기판을 제공할 수가 있다.As described above, when manufacturing a ball grid array semiconductor package using a printed circuit board according to the present invention, the electrostatic induced by friction during the inflow of molten molding resin of high temperature and high pressure in the manufacturing process, in particular the molding process It is possible to immediately discharge the mold into the mold via the printed circuit board display unit, thereby effectively preventing damage to important components of the semiconductor package such as semiconductor chips, bonding wires, conductive traces, etc. due to the rapid electrostatic discharge caused by the accumulation of static charge. The use of the printed circuit board display for grounding can be prevented and at the same time, it is possible to provide a more efficient and reliable static elimination printed circuit board for ball grid array semiconductor packages in terms of multifunctional components.
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