KR20010031360A - 전계 방출 디바이스 - Google Patents

Abstract

본 발명은 적어도 하나의 캐소드 전극을 형성하기 위하여, 저분해능 수단에 의해 절연 기판상에, 일련의 제1도전층, 전계 방출층 및 제2도전층을 증착하는 단계; 적어도 하나의 게이트 전극을 형성하기 위하여, 저분해능 수단에 의해 상기 캐소드 전극상에, 일련의 절연층 및 제3도전층을 증착하는 단계; 이와 같이 형성된 구조체를 포토레지스트층으로 코팅하는 단계; 적어도 하나의 군의 방출 셀을 형성하기 위하여 고분해능 수단에 의해 상기 포토레지스트층을 노출시키고, 하나의 상기 캐소드 전극과 하나의 상기 게이트 전극 사이의 오버랩 영역에 상기 군 또는 상기 각 군을 위치시키는 단계; 상기 셀내에 있는 상기 전계 방출층을 노출시키기 위하여 상기 도전층 및 절연층을 순차적으로 에칭하는 단계; 및 상기 포토레지스트층의 남아 있는 영역을 제거하는 단계:를 구비하는, 전계 전자 방출 캐소드를 제조하는 방법으로서, 낮은 제조 비용의 다중 전극 제어부 및 집속 구조체를 조립하는 방법이다.

Description

전계 방출 디바이스{Field emission devices}

실제의 전계 방출 디바이스, 특히 디스플레이의 핵심은 방출된 전류를 낮은 전압으로 제어 가능하게 하는 배치라는 것이 당업자에게는 명백하게 여겨져 왔다. 본 기술 분야에 있어서 대부분의 기술은 팁 베이스형(tip-based) 이미터, 즉, 전계 방출원으로 극도로 뾰족한 마이크로팁들을 사용하는 구조에 관한 것이다.

팁 베이스형 이미터에 관한 선행 기술은 상당히 존재한다. 이 기술 분야에 있어서 당업자의 주요 목적은 1 ㎛ 미만의 개구(aperture)(게이트)를 갖는 전극을 각 단일 방출 팁으로부터 이격되게 위치시켜서, 100 V 또는 그 이하의 인가 전위를 사용하여 필요한 높은 전계를 얻는 것이다-이러한 이미터들을 게이트 어레이라 한다. 이것의 최초의 실질적 구현은 캘리포니아에 있는 스탠포드 리서치 인스터튜트(Stanford Research Institute)에서 일하는 시 에이 스핀드(C A Spindt)에 의해 설명되었다(J.Appl.Phys. 39,7, pp3504-3505,(1968)). 스핀드의 어레이는, 자가 마스킹 기술(self masking technique)을 사용하여, Si 기판상의 SiO₂층에 있는 원통형 함몰부내로 금속을 진공 증착시킴으로써 생성되는 몰리브덴 방출 팁을 사용하였다. 스핀드의 기본 기술에 대한 많은 변형과 개선이 과학 및 특허 문헌에서 설명되었다.

또다른 중요한 접근은 실리콘 마이크로 엔지니어링을 사용한 게이트 어레이의 제조이다. 이러한 기술을 사용한 전계 전자 방출 디스플레이가 전세계의 많은 기관들에 의해 관심있게 현재 제조되고 있다. 다시 많은 변형들이 설명되어 왔다. 모든 팁 베이스형 방출 시스템들이 가지는 주요 문제점은 이온 충격, 높은 전류에서의 옴 열(ohmic heating), 및 소자 내에서 전기적 충격에 의해 생성되는 파국 적인 손실에 대한 취약성이다. 큰 면적의 디바이스를 만드는 것은 어렵고도 비용이 든다. 더욱이, 낮은 제어 전압을 얻기 위하여, 팁과 그 결합 게이트 개구로 구성되는 기본적인 방출 요소는 지름이 대략 1㎛ 또는 그 미만이어야 한다. 그러한 구조의 제조는 고가의 관련 비용의 구조를 갖는 반도체 유형의 조립 기술을 필요로 한다. 더욱이, 큰 면적이 필요할 때는, 비싸고 느린 단계 및 반복 장치가 사용되야 한다.

1985년 경에, 얇은 다이아몬드 박막이 수소-메탄 대기로부터 가열된 기판상에 성장되어 넓은 면적의 전계 이미터를 제공한다는 것이 발견되었다.

1988년, 에스 바직(S Bajic)과 알 브이 라삼(R V Latham)은, (Journal of Physics D Applied Physics, vol. 21 200-204 (1988)), 고밀도의 금속-절연체-금속-절연체-진공 (MIMIV) 방출 장소를 제조하는 저비용 복합체를 설명하였다. 그 복합체는 에폭시 수지내에 분산된 도전 입자를 가졌다. 표준 스핀 코팅 기술에 의해 그 표면에 코팅이 적용되었다.

오랜 후(1995)에, 턱(Tuck), 테일러(Taylor) 및 라삼(Latham) (영국 특허 2304989)은 안정성이 개선되고 시일된 진공 디바이스내에서 작동될 수 있게 한 무기 절연체로 에폭시 수지를 대신함으로써 위의 MIMIV 이미터를 개선하였다.

그러한 넓은 면적의 이미터의 가장 좋은 예들은 10 V/㎛ 의 전계에서 사용가능한 전류를 생산할 수 있다. 이 명세서의 문맥에 있어서, 넓은 면적의 전계 이미터는 그 조성, 미세 구조, 작용 기능 또는 다른 특성에 의해, 평면이나 평면에 가까운 표면에서, 즉, 방출 장소로써 극도로 뾰족한 마이크로팁들을 사용함이 없이 합리적으로 발생될 수 있는 거시적 전계에서 사용가능한 전류를 방출하는 어떤 물질이다.

전자 광 분석(Electron optical analysis)은 넓은 면적의 이미터를 제어하기 위해 필요한 특징적 사이즈는 거의 팁 베이스형 시스템보다 큰 정도의 크기라는 것을 보여준다. 쥬(Zhu)등 (미국 특허 5,283,501)은 그러한 구조를 다이아몬드 베이스형 이미터로 설명한다. 모이어(Moyer) (미국 특허 5,473,218)는 게이트 절연체로의 방출을 방지하고 게이트 개구를 통해 전자들을 집속하기 위해 넓은 면적의 이미터상에 도전층을 위치시키는 개선된 전자 광학적 향상을 청구한다. 그러한 구조의 개념은 새롭지 않았으며 수십년 동안 열이온 디바이스들에서 사용되어 왔었던 장치와 전자광학적으로 동등하다. 예컨대 윈저(Winsor) (미국 특허 3,500,110)는 원하지 않는 전자들이 캐소드에 대해 양인 전위에서 그리드 셋을 인터셉트하는 것을 방지하는 캐소드 전위에서의 섀도우 그리드를 설명하였다. 얼마 후 미람(Miram) (미국 특허 4,096,406)은 이것에 대해 섀도우 그리드와 제어 그리드가 고체 절연체에 의해 분리되고 캐소드와 접촉되어 위치하게 되는 접합 그리드 구조를 생성하는 개선을 하였다. 모이어의 장치는 단순히 미람의 구조에 있는 열이온 캐소드를 동등한 넓은 면적의 전계 이미터로 대신하였다. 그러나 그러한 구조는 유용하며, 주요 과제는 이를 낮은 비용으로 그리고 큰 면적에 대해서 구축하는 방법이다. 본 발명의 바람직한 구현예가 당해 기술에 기여할 수 있는 것은 바로 이 면적에서이다.

본 발명은 전계 방출 디바이스에 관한 것으로서, 더 상세하게는 어드레스가능한(addressable) 전계 전자 방출 캐소드 어레이를 제조하는 방법에 관한 것이다. 본 발명의 바람직한 실시예들의 목적은 저렴한 제조 비용의 다중 전극 제어부 및 집속 구조를 조립하는 방법을 제공하는 데 있다.

본 발명을 더 잘 이해하고, 동일한 것의 구현예들이 어떻게 효과적으로 실시될 수 있는가를 도시하기 위해, 이제 예에 의해서, 첨부된 개략적인 도면들에 대해 언급할 것이다:

도 1a는 큰 면적의 모노크롬 전계 방출 디스플레이에서 사용되는 하나의 어드레스가능한 어레이의 4개의 화소(pixels)를 도시하며;

도 1b는 이상화된 이미터 셀 구조를 도시하며;

도 1c는 후막 제조 기술을 사용하여 그러한 구조를 실현하는 문제들을 도해하며;

도 1d는 이상에 가까운 이미터 셀 구조가 액체 광택 금과 글레이즈(glaze)를 사용하여 제조될 수 있는 방법을 도시하며;

도 1e는 도 1d에 있어서의 구조가 절연체와 최종 도전층 사이에 있는 평탄층을 사용함으로써 개선될 수 있는 방법을 도시하며;

도 2는 컬러 디스플레이에 있어서의 화소 배열을 도시하며;

도 3은 하나의 방출 셀을 형성하는 에칭 단계들을 도시하며;

도 4a 내지 4f는 포토리소그래피(photolithograpy)을 사용하여 어드레스가능한 어레이를 형성하는 단계들을 도시하며;

도 5a 내지 5d는 인쇄와 포토리소그래피의 혼합을 사용하여 어드레스가능한 어레이를 형성하는 단계를 도시하며;

도 6a 내지 6b는 집속 전극들이 디바이스내로 통합될 수 있는 방법을 도시하며;

도 7은 여기에 설명된 방법들과 구조들을 사용하여 완성된 디스플레이를 도해하며; 그리고

도 8a 내지 8b는 이미터 셀 군들과 하나의 양극상의 형광물질 패치들 사이의 오정렬이 특수한 양극 구조들에 의해 조절될 수 있는 방법을 도시한다.

본 발명의 바람직한 구현예들은 넓은 면적의 이미터들을 사용하는 저비용의 전계 방출 구조와 디바이스를 제공하는 것을 목적으로 한다. 그 이미터 구조는: 전계 전자 방출 디스플레이 패널; 전자 마제스(MASERS) 및 자이로트론(gyrotrons)과 같은 고전력 펄스 디바이스; CFAs 와 같은 교차계형 마이크로웨이브 전자관(crossed-field microwave tubes); 클라이스트론과 같은 선형 빔 전자관; 플래시 엑스선관(flash x-ray tubes); 트리거 스파크 갭(triggered spark gaps) 및 관련 디바이스; 넓은 면적의 살균용 엑스선 소스(x-ray sources for sterilisation); 진공 게이지; 우주선용 이온 압상기(ion thrusters); 입자 가속기; 램프; 오존 발생기; 및 플라스마 반응기;를 구비하는 장치들에서 사용될 수 있다.

본 발명의 일 특징에 따르면, 전계 전자 방출 캐소드를 제조하는 방법은:

a. 절연 기판상에 저분해능 수단에 의해, 적어도 하나의 캐소드 전극을

형성 하도록 일련의 제1도전층, 전계 방출층 및, 제2도전층을 증착하는

단계;

b. 상기 캐소드 전극상에 저분해능 수단에 의해, 적어도 하나의 게이트

전극을 형성하도록 일련의 절연층 및 제3도전층을 증착하는 단계;

c. 이와 같이 형성된 구조를 포토 레지스트 층으로 피복하는 단계;

d. 적어도 하나의 군의 방출 셀들을 형성하기 위해 그 또는 각 상기 군이

하나의 상기 캐소드 전극과 하나의 상기 게이트 전극 사이의 중첩된

부위내에 위치된 상태에서 상기 포토레지스트층을 고분해능 수단에 의

해 노출시키는 단계;

e. 상기 셀들내에 있는 상기 전계 방출층을 노출시키기 위해 상기 도전

및 절연층들을 순차적으로 에칭하는 단계; 및

f. 상기 포토 레지스트층의 나머지 면적을 제거하는 단계;

를 포함한다.

바람직스럽게는, 상기 캐소드는 하나의 캐소드 어레이이며, 상기 캐소드 전극과 상기 게이트 전극은 각각 캐소드 어드레싱 트랙과 게이트 어드레싱 트랙을 구비하며, 이 트랙들은 어드레스가능한 행 및 열로 배치되고, 상기 d 단계는 상기 방출 셀들군의 패턴을 형성하는 것을 포함한다.

바람직스럽게는, 적어도 하나의 또는 모든 상기 캐소드 어드레싱 트랙들은 복수의 행 또는 열들의 셀들을 어드레스한다.

각 행 및/또는 열은, 그 캐소드의 적용에 따라서, 바람직한 만큼 적거나 또는 많은 셀들을 취할 수 있도록 얇거나 또는 넓게 될 수 있다.

바람직스럽게는, 상기 노출 및 에칭 단계들은 어레이의 제조 후에 어레이를 양극 또는 다른 구성부와 차후에 정렬하는 것을 쉽게 하기 위해 캐소드 어레이상에 기준 마크들의 형성을 구비한다.

위와 같은 방법은 액체 광택 금속(liquid bright metal)의 적용에 의하거나 또는 무전해 도금(eletroless plating)에 의해 적어도 하나의 상기 도전층을 형성하는 단계를 구비할 수 있다.

위와 같은 방법은 진공 증착 또는 스퍼터링이외의 수단에 의해 적어도 하나의 상기 도전층들을 형성하는 단계를 구비할 수 있다.

바람직스럽게는, 상기 전계 방출층은 넓은 면적의 전계 이미터 물질층을 구비한다.

위와 같은 방법은, 집속 그리드를 형성하기 위해, a 내지 f 의 단계가 완성된 후 그 캐소드상에 순차적으로 제2 절연층과 제4 도전층을 증착시키는 단계들을 더 구비할 수 있다.

본 발명은 본 발명의 이전의 특징들 중 어느 하나에 따른 방법에 의해 제조되었던 전계 전자 방출 캐소드에까지 확장된다.

본 발명의 또다른 특징에 따르면, 전계 방출 디바이스는 일렉트로루미네선스 형광체를 갖는 양극과 위와 같은 캐소드를 구비하며, 여기에서 캐소드는 위와 같은 캐소드 어레이이며, 상기 형광체를 충격하도록 배치되어 있다.

바람직스럽게는, 상기 형광체를 칼라 디스플레이를 형성하는 적색, 녹색 및 청색의 군들로 배치되어 있다.

위와 같은 전계 방출 디바이스는 상기 적색, 녹색 및 청색 군들에 차례로 전압을 가하기 위한 양극 구동 수단들을 구비할 수 있다.

위와 같은 전계 방출 디바이스는, 상기 형광체들 사이에 배치되고, 상기 형광체들이 구동되는 전위보다 낮은 전위에서 구동되어, 상기 형광체들을 향해 전자들을 끌어 당겨 캐소드와 양극 사이의 어떠한 오정열도 보상하기 위하여 형광체 주위에 퍼텐셜 골을 형성하도록 배치되는 교대 배치형 또는 메쉬형 전극을 더 구비할 수 있다.

캐소드에는 상기 게이트 전극 위에 제어 그리드가 더 제공될 수 있고, 그 캐소드에 의해 방출되는 전자들을 감속시키도록 상기 제어 그리드를 구동하는 구동 수단이 제공될 수 있다.

그러한 전계 방출 디바이스는 이미터 표면에 수직인 자계를 제공하는 수단을 더 구비할 수 있다.

제1도전층, 전계 방출층 및 제2도전층은 저분해능 수단을 사용하여, 전체로서 또는 매층씩 패턴화될 수 있다. 동일한 것이 절연층 및 제3도전층에 적용된다. 바람직스럽게도, 고분해능 노출 단계가 전체 제조 방법에 있어서 요구되는 유일한 고분해능 단계이며, 따라서 트랙들의 교차에 대하여, 그 군들의 위치에 대한 허용차는 훨씬 더 작은 이미터 셀 크기보다는 오히려 비교적 큰 트랙(예컨대 행 및 열) 크기들에 의해 결정된다. 도전층들에 대한 제1에칭은 그것이 절연층 또는 전계 방출층들을 공격(attack)하지 않도록 선택됨이 바람직하다.절연층들에 대한 제2에칭은 그것이 도전층들을 어택하지 않도록 선택됨이 바람직하다. 이와 같이, 에칭은 제1 및 제2 에칭을 교대로 사용하는 순차적 단계들로 실시될 수 있고, 따라서 에칭 후 각 층은 다음의 에칭될 층을 위한 마스크를 형성하고, 그것에 의해 그 층들에 있어서 개구들의 자동 정렬을 제공한다.

이 명세서의 문맥에 있어서, ″저분해능 수단″과 ″고분해능 수단″의 의미는 다음과 같다. 고분해능 수단은 선택된 이미터 셀 사이즈의 한정이 잘 된 구조를 형성할 수 있는 수단이다. 저분해능 수단은 캐소드 어드레싱 트랙들의 선택된 사이즈의 한정이 잘 된 구조를 형성할 수 있는 수단이지 더 작게, 선택된 이미터 셀 사이즈의 것은 아니다.

예컨대, 고분해능 수단은 저분해능 수단에 의해 형성될 수 있는 한정이 잘된 구조의 최소 사이즈의 50%, 40%, 30%, 20%, 10% 또는 5% 와 같거나 더 작은 최소 사이즈의 한정이 잘된 구조를 형성할 수 있는 수단일 수 있다. 저분해능 수단은 100, 70, 50, 40 또는 30 ㎛ 의 최소 크기까지 한정이 잘된 구조를 형성할 수 있는 리소그래피(lithography) 수단일 수 있다. 고분해능 수단은 20 이나 10 ㎛ 또는 그 보다작은 최소 크기까지, 바람직스럽게는 직경 수 ㎛ 또는 그 보다 작게 한정이 잘된 구조를 형성할 수 있는 포토 에칭 수단일 수 있다. 하나의 예로써, 리소그래피 수단에 의해 지름 100 ㎛ 인 양극 및 게이트 트랙들이 형성되고, 포토 에칭 수단에 의해 지름 8 ㎛ 인 이미터 셀들이 형성된다.

본 발명의 구현예들은 많은 적용들을 갖고 있을 수 있으며 다음 예들에 의해 설명될 것이다. 다음 설명들은 오직 본 발명의 특정한 구현예들을 예시적으로 설명한 것임을 이해되야 한다. 다양한 대안과 수정들이 당업자에 의해 안출될 수 있다.

대면적의 전계 방출 디스플레이들에 있어서 화소 크기는 스크린 인쇄 또는 포토 에칭과 같은 다수의 저비용 패턴 기술의 가능성내에서 이루어진다. 예컨대 인쇄 회로는 이제 한정이 잘 이루어진 75 ㎛ 트랙들로 만들어질 수 있다.

도 1a는 1미터의 대각선 크기를 갖는 가상의 16:9 HDTV 디스플레이(단순성을 위해 단색)에 있어서의 4개의 화소들을 도시한다. 크기(131)는 0.75 ㎜ 이고 크기 (130)는 0.50 ㎜ 이다. 도 2는 크기(234)(235)가 도 1a에 있어서의 크기(131)(130)와 대응되는 유사한 컬러 디스플레이의 두 개의 화소들을 도시한다. 열(231)(232)(233)은 세 가지의 주요 색들에 있는 형광체들에 흐르는 전류를 제어한다.

도 1a를 다시 참조하면, 캐소드 어드레스 행(112)과 게이트 어드레스 열(122)은 1 ㎜ 폭의 약 10분의 1이며 인쇄 및 리소그래피 기술의 범위에 의해 형성될 수 있다. 그러나, 이미터 셀 크기(120)는 바람직한 제어 전압을 달성하기 위해 요구되는 트랜스컨덕턴스에 의해 지배된다. 수많은 채널들 때문에, 구동 전자 공학(drive electronics)이 디스플레이를 어드레스하는 어떤 매트릭스에 있어서 주요한 비용 요소를 형성하며, 더 높은 전압 디바이스일 수록 비례하여 더욱 비용이 들게 된다. 전체적으로 수용할 만한 비용을 달성하기 위해서는 구동 전압이 몇 수십 볼트임이 바람직하다.

도 1a를 참조하면, 이미터 셀들은, 예컨대, 슬롯 형태(120) 또는 원형(121)의 어레이들일 수 있다. 도 1b는 그러한 두 개의 이미터 셀들의 좁은 치수를 가로지르는 단면을 도시한다. 그 구조는 절연 기판 (111)상에 형성된다. 그 층들은 다음과 같다: 캐소드 어드레스 행(112); 전계 방출 물질(113); 섀도우 그리드층(114); 게이트(그리드) 절연체 층(115); 그리드 어드레스 열(116).

전자 광학적 이유로 인해 치수들(118)(119)은 서로 비교되어야 한다. 그러한 배치는 또한 용이한 에칭을 촉진한다. 정전기 모델링은 40 V 제어 전압에 대하여 진동 (행으로는 음으로 가고 열로는 양으로 가는) 크기(118)가 대략 8 ㎛ 라는 것을 나타낸다. 15V 진동에 대해서는 그것은 대략 4 ㎛ 로 줄어든다.

이러한 치수들은 작은 반면, 적절한 자동 정렬 공정으로, 그것들을 생성시키는 레지스트 패턴의 단일 노출은 콜리메이션된 일루미네이션으로 1 대 1 접촉 노출 또는 1 대 1 근접 노출의 영역내로 떨어지게 된다. 콜리메이션이 있는 그리고 없는, 적절한 대면적의 고강도 노출 시스템들이 인쇄 회로 기판 조립용으로 제조된다. 반도체 제조를 특징지우는 매우 비싸고 느린 스테핑 및 얼라인먼트 장비가 필요하게 되는 것은 바로 단지 다중 노출이 필요하게 되는 경우에 한해서이다. 더욱이, 화소 영역내의 각 이미터 군의 위치는, 이미터 셀들을 형성하기 위해 다중 마스크 단계들이 필요하게 될 경우에 요구되는 것보다 훨씬 더 큰 허용오차 (위치 141 내지 140)에 종속될 수 있다.

위와 같은 이미터 패치들이 디스플레이 패널을 조립하는 동안 양극상의 형광 체 패턴과 정렬될 수 있게 하기 위해, 이미터 셀들의 패턴에 대한 공지의 위치들에 있어서 기저 마크들은 단일의 고분해능 마스크 단계 동안 포토 에칭될 수 있다.

그 행과 열 구조들이 스크린 인쇄될 수 있는 크기려면, 그 구조를 형성하기 위해 표준 전자 후막 회로 페이스트를 사용하는 것을 고려해 볼 수 있다. 도 1c는 이러한 접근이 갖는 문제점을 도해하는 데, 여기에서 그 목적은 대략 8 ㎛ 의 치수(118)와 대략 5 ㎛ 의 치수(119)를 갖는 도 1b구조이다. 도전 후막 페이스트는 적당한 용기내에서 금속 입자들과 하나의 유리 프릿(glass fritt)으로부터 만들어진다. 최소의 층 두께는 ±1 내지 2 ㎛ 의 조도(roughness)를 갖는 5 ㎛ 정도이다. 전용의 절연 페이스트들도 유사한 조도를 갖고 있다.

에칭하는 동안 일어날 수 있는 어떤 언더컷이 없어도, 표준 후막 기술에 의해 형성되는 구조는 도 1b의 이상적 구조의 매우 불충분한 대표임을 알 수 있다. 셀마다의 과도한 가변성뿐만 아니라 지름(145)에 비해 과도한 깊이(145)도 전자 광학적으로 수용될 수 없을 것이다.

도 1c를 조사해 보면, 층들의 과도한 두께 및 많은 불규칙성은 도전 페이스트(142)로부터 형성된 것들에 의해 기인됨을 알 수 있다. 이러한 이유로 인해 대부분의 전계 방출 디바이스 조립 공정들은 기판의 프로파일에 근접하게 일치하는 진공 또는 플라스마 증착 박막들을 사용한다. 본 발명의 예에서 그것들의 사용은 배제되지 않는다. 그러나, 그러한 막들의 증착은 특히 큰 기판 사이즈들 및 대량 처리에서는 비싼 장비들을 필요로 한다: 결과적으로 제조 비용을 최대로 감소시키는 것은 오직 진공 시스템들을 필요로 하지 않는 증착 기술을 사용하여 실현될 수 있다.

서로 관련이 없는 수 많은 산업에 있어서, 거울과 같이 반사하는 막들이 화학적 기술에 의해 생산되어 왔으며, 거울상에의 은도금이 좋은 예이다. 건축 유리 산업에 있어서, 스퍼터 코팅에 의해 생산되었던 적외선 반사 코팅들은 이제 뜨거운 부동 유리 위에 직접 주석 산화물 막들을 현장에서(in situ) 스프레이 열분해시켜 훨씬 낮은 비용으로 만들어진다.

수년 동안, 도기 및 유리 산업은 그들의 제품을 유기 금속 화합물들, 소위 수지산염이나 광택 금속들, 팔라듐과 백금을 함유하는 페인트를 사용하여 광택 금속 층들로 장식하여 왔다. 그 금속 층은 페인트를 칠한 다음, 그 유기 금속 화합물이 열분해하여 0.1 내지 0.2 ㎛ 두께의 순수 금속 막들을 산출하는 온도인 480℃ 와 920℃ 사이의 온도로 그 대상을 소성시킴으로써 형성된다. 로듐 및 크롬과 같은 약간의 금속들이 조직을 조절하고 부착을 보조하기 위해 부가된다. 현재 대부분의 생산품과 개발 활동은 그 막들의 장식적 특성들에 집중된다. 그러나, 그 기술은 잘 확립되어 있다. 비록 오늘날 그 기술 분야에 있어서, 거의(또는 전혀) 사용되지 않거나, 또는 알려져 있지 않다할 지라도, 그러한 기술들은 전자관 산업에 의해 과거에 사용된 적이 있다. 예컨대, 원래 1964년에 출판된 프레드 로즈베리(Fred Rosebury)의 고전적 교재 ″전자관과 진공 기술의 핸드북(Handbook of Electron Tube and Vaccum Techniques)″ (리프린티드 바이 아메리칸 인스터튜트 오브 피직스 (Reprinted by American Institute of Physics) - ISBN 1-56396-121-0) 은 액체 광택 백금을 위한 비법을 준다. 더 최근에 코로다(Koroda)(미국 특허 4,098,939) 는 진공 형광 디스플레이에 있어서의 전극들에 대한 그것들의 사용을 설명한다.

액체 광택 금들의 중요한 전자적 적용에 있어서, 막의 표면에 형성되는 황산 나트륨의 블룸(bloom)을 피하기 위해 주의할 필요가 있다. 그 블룸은 금 유기 금속 화합물들에 기초한 황의 분해로부터 생기는 황화합물(이산화황 및/또는 삼산화황)과 반응하는 나트륨 화합물에 의해 형성되는 것으로 믿겨진다. 그러한 블룸은 붕규산염과 같은 낮은 나트륨의 유리를 사용하거나 또는 소다 석회 유리상에 코팅들을 사용함으로써 최소화되거나 또는 제거될 수 있다. 하나의 적당한 코팅은 뜨거운 부동 유리위로 증기 상 선구 물질로부터 증착된 실리카이다. 이런 식으로 처리된 유리는 퍼머블록(Permabloc)이라는 상표명하에서 필킹턴(Pilkington)에 의해 제조되었다.

따라서, 후막 도전 페이스트를 액체 광택 금속, 바람직스럽게는, 금으로 대체함으로써, 저비용 저전압 전계 방출 디스플레이에 대한 장애물 중의 하나가 극복될 수 있다. 그 코팅 조성물은 스프레잉, 롤러 코팅, 스크린 인쇄, 와이어 롤 코팅 또는 다른 적당한 기술에 의해 증착된 다음 공기 중에서 간단하게 소성된다. 이들 기술들 중 일부, 예컨대 스크린 인쇄의 경우에, 그 조성물은 도전성 트랙 패턴에 직접 적용될 수 있고, 이렇게 하여 사진 인쇄 단계를 제거할 수 있다.

명백히 금속 막들을 생산하는 다른 비진공 기술들이 있다. 그러나, 우리는 전계 방출 디바이스의 분야에서는 그러한 기술의 사용을 알 수 없다. 부분적으로 이는 반도체 조립 공정 분야로부터 옮겨왔던 작업자들에 의해 확립된 반도체 조립 공정들의 사용에 기인한 것임에 틀림없다. 확립된 기술들로부터의 이탈이 발생했던 곳에서 그것들은 하찮은 것이다. 예컨대 드머큐리오등(미국 특허 5,458,520)은 게이트 마이크로팁 구조내에서 전기도금을 사용하는데, 오직 층들을 두껍게 하고 개구들을 막기 위할 때뿐이며, 따라서 초기의 금속 층들은 진공 수단에 의해 증착된다.

도전 소자를 형성하는 다른 방법은 광 활성 촉매로써 무전해 도금하는 것이다. 다른 비진공 방법들이 있다.

전통적 후막 기술에서 사용되는 절연 페이스트는 유리 조성물로 대체될 수 있는데, 상기 유리 조성물은 그것이 저점도를 갖는 영역으로 용융점을 지나서 충분히 취해질 수 있고 균일한 (또는 거의 균일한) 두께의 게이트 캐소드 절연층을 형성하도록 (글레이즈에서와 같이)평활한 막으로 유동할 수 있다.

절연층을 형성하는 대안적 방법은 졸 겔, 에어로졸 또는 폴리사일로잔스(polysiloxanes)와 같은 액체 화학 선구 물질을 사용하는 것에 의해서이다. 일단 그 층이 형성되면 그것은 그 선구 물질이 분해되어 산화물(예컨대 실리카), 세라믹 또는 유리와 같은 무기 화합물을 형성하도록 가열된다.

도 1d는 액체 광택 금속, 무전해 도금이나 다른 적당한 공정으로부터 유도되는 평활 금속 층들(150)과, 상보적 저비용 공정으로부터 형성되는 절연체 층(151)을 함께 결합시킴으로써, 도 1b에 도시된 이상과 가까운 구조들이 실현될 수 있음을 보여준다.

필요하다면, (도 1e를 보라) 이러한 배치는 반도체 산업에서 널리 사용되는 스핀 온(spin-on) 유리 조성물들 중 하나와 같은 평탄 층(152)을 사용함으로써 더 개선될 수 있다.

예1

이제 도 3을 참조하여, 하나의 도해 예를 설명할 것이다. 이것에 있어서, 이미터 셀들은 습식 에칭 공정을 사용하여 유리 기판상에 라미네이트된 구조의 금/저융점 유리내에 형성될 수 있다. 당연히, 건식 에칭 공정들이 사용될 수 있지만 이것들은 제조 비용을 증가시킨다.

재료들의 이러한 결합의 한 가지 장점은 저융점 유리들과 금이 소다 석회 유리에 가까운 열팽창 계수를 갖고 있기 때문에, 당연히 인장이 없는(free strain) 구조가 생산된다는 것이다.

단계(1) 이전에, 제1도전층(301), 전계 이미터 층(302), 제2도전층(303), 절연체(304)와 제3의 게이트 도전층(305)이 기판(300)상에 형성되었다. 이와 같이, 단계(1)는 모든 트랙 패턴들이 저분해능 패턴 기술에 의해 형성되었고, 적절한 포토 레지스트 층 (306)은 그 적층판의 이 영역 (307)들을 다양한 에칭 단계들에 노출시키도록 그리드 셀 개구들의 패턴으로써 노출되고 현상되었던 지점에서 그 공정을 결합한다. 레지스트 또는 래커가 유리 기판의 반대 측면과 가장자리를 보호하기 위해 적용되었다.

두 에칭 용액들에 대하여 요건이 있다. 하나의 용액은 금을 제거해야 하지만 유리를 공격해서는 않되고 다른 것은 유리를 제거해야 하지만 금을 공격해서는 않된다. 이런식으로, 다음 설명으로부터 명백하게 되는 바로서, 셀 구조의 자가 정열이 얻어진다.

금을 공격하지 않는 유리에 대한 적당한 에칭은 플루오르화수소산이다.

금에 대한 에칭으로는 더 많은 옵션들이 있다. 고전적 금 에칭인 왕수는 부적절한 물질이며, 강하게 산화시키므로 포토 레지스트를 공격할 수 있다. 두 가지 실질적 조성물은 칼륨 요오드화물로 된 요오드 용액, 또는 칼륨 브롬화물로 된 브롬 용액이다(발(Bahl) - 미국 특허 4,190,489).

이제 도 3으로 돌아가서, 단계(2)에 있어서 단계(1)에서의 구조는 금 에칭 용액에 노출된다. (309)(310)에서 도시된 바와 같이, 금은 레지스트 밑에서 뒤로 에칭되는 경향이 있다는 것이 당업자에게 알려져 있다. 맨 위의 금 층 (305)을 에칭하는 동안 이러한 효과를 보상하기 위해 소형의 개구가 사용될 수 있는 반면, 이러한 방책은 층 (303)에 대해서는 사용될 수 없다. 당해 기술 분야 (미국 특허 4,131,525)에 있어서 이러한 언더컷은 전기 화학적 효과에 기인되며 에칭 용액속에 잠긴 백금 전극 (312)에 관련되는 금 층에 바이어스 전압 (311)을 인가함으로써 억제될 수 있다는 것이 보고되었다. 일단 상부의 금 층이 유리 표면 (308)을 노출시키기 위해 제거되면, 그 조립체는 어떤 능동적 금 에칭을 제거하기 위해 세정된다. 각 단계 사이에는 하나의 세정 단계가 있을 것이지만, 간단히 하기 위해 나머지는 설명하지 않는다.

단계(3)에 있어서, 플루오르화 수소산이 유리 게이트 캐소드 절연층 (304)을 제거하기 위해 사용된다. 그 절연체를 출구 전자 빔으로부터 경사지게 하고, 이와 같이 하여 대전 효과를 감소시킴으로써, 어떠한 발생된 언더컷 (315)도 그 방출 셀의 전자 성능에 유익한 효과를 갖지만 단계(4)에서는 몇몇 새로운 문제들을 낳는다. 그러나 그 구조의 전압-전류 특성은 개구 (314)의 사이즈에 의해 지배된다고 알려져 있다. 더욱이, 전극의 배열은 전자들이 캐소드를 떠날때 전자들을 집속하도록 되어 있어, 약간의 과에칭에 의해 야기되었을 수 있는 명목값 이상으로 이미터의 지름 크기(317)가 증가하는 것을 허용한다. 모든 경우에 있어서 금 막 (316)은 플루오르화 수소산에 의한 어떠한 공격으로부터 이미터를 보호하며 하나의 에칭 정지제로서 작용한다. 이는 특히 턱(Tuck)(영국 특허 2304989)등이 설명하였던 것과 같은 유리 베이스형 이미터에 중요하다.

단계(4)에 있어서, 유리층 (304)과 레지스트층 (306)이 상부 금트랙 (305)을 보호하면서, 층 (303)을 제거하기 위해 금에칭이 사용된다. 만일 상부 금층이 셀 (319)위로 돌출된다면, 그 상부 금층의 침식은 레지스트에 있는 원래의 개구 사이즈로 보상될 수 있다.

단계(5)에 있어서, 완성된 구조체로 만들기 위해 레지스트가 제거된다.

예2

좌측에 있는 도면들은 컷어웨이 (cutaway) 평면도들이고 우측에 있는 도면들은 단면도들인 도 4의 다양한 부분들을 참조하면, 매트릭스 어드레스가능한 전계 방출 디스플레이의 캐소드 평면을 생산하기 위하여 위의 자가 정렬 기술이 저분해능 광학 리소그래피와 어떻게 결합될 수 있는가를 알 수 있을 것이다. 모든 도면들은 단순화된 것이며 단일 화소 및 그와 관련된 연결 트랙들에 관한 것이다.

도 4a는 캐소드 어드레스 행들 (404)을 한정하는 노출 및 현상된 레지스트 패턴으로 기판 (400)상에 증착된 금속/유리 베이스형 전계 이미터/금속 샌드위치 (403)(402)(401)를 도시한다. 도해의 목적을 위해 금속막들은 액체 광택 금 공정에 의해 형성되고 이미터막은 용융된 유리 베이스형 막 (영국 특허 2304989)으로부터 형성된다. 그 선구물질층들은 스프레이, 스핀, 실크스크린, 와이어 롤 코팅 또는 몇몇 다른 코팅 기술에 의해 증착되었을 수 있다. 그 조성물로 코팅된 후, 최종 조성물을 형성하기 위하여 각각의 3개 층들은 공기중에서 소성될 것이다. 생산에 있어서 이는 터널 노(tunnel furnace)에서 편리하게 실행될 수 있다.

전술한 에칭들을 사용하여, 금 및 유리 베이스형 이미터층들이 순차적으로 그리고 선택적으로 제거된다. 최종적으로 도 4b에 있는 구조체 (441)를 형성하기 위하여 레지스트 층이 제거된다.

도 4c는 동일한 기술을 사용하여, 용융 가능한 유리 절연층 (421)과 금 게이트층 (422)으로 보호막을 입힌 후의 구조체를 도시한다. 다시 공기 중에서 소성이 실시될 것이다. 게이트 어드레스 열 (423)을 한정하기 위하여 레지스트 패턴이 형성된다. 불필요한 물질을 제거하기 위하여 금에칭이 사용된다. 최종적으로 도 4d에 있는 구조체 (431)를 형성하기 위하여 레지스트가 벗겨진다. 절연체층 (421)은, 이를 제거하기 위하여 사용되는 화학 물질들이 또한 유리 기판을 공격할 수 있으므로 그대로 놓아 둔다.

도 4e에 도시된 이미터 셀 패턴과 기준 마크들 (432)을 형성하기 위하여, 전술한 바와 같이, 단일 고분해능 노출 시스템을 사용하여 이제 또 하나의 레지스트층이 적용되고, 패턴화되며 현상된다.

예1로써 전술한 도 3에 도시된 이미터 셀 에칭 순서는 이제 도 4f에 도시된 이미터 셀 (441)을 가진 완성된 구조체를 형성하기 위하여 사용된다.

예3

이제 도 5의 다양한 부분들을 참조하면, 매트릭스 어드레스 전계 방출 디스플레이의 캐소드 평면을 생산하기 위하여 위의 자가 정렬 기술이 저분해능 직접 프린트 기술과 어떻게 결합될 수 있는가를 알 수 있다. 모든 도면들은 단순화된 것이며 단일 화소 및 그와 관련된 연결 트랙들에 관한 것이다. 예2와의 비교를 쉽게 하기 위하여 액체 광택 금/저융점 유리가 사용된다. 그러나, 금을 질산 또는 염화 수소산/염화제이철 에칭으로 대신하기 위하여 광활성화된 무전해 니켈 전기도금이 사용될 수 있었다. 몇몇 경우에 있어서는 니켈의 산화를 감소시키기 위하여 소성 작용 중에 환원 공기가 사용될 수 있다.

이제 도 5로 돌아가서, 액체 광택 금과 저융점 유리에 기초한 예를 계속한다. 도 5a는 예2와 동일한 방법으로 형성된 기판 (151), 금 (503), 유리 베이스형 이미터 (502), 금 (501) 구조체를 도시하지만, 이 경우에는 바람직한 트랙 패턴을 형성하기 위하여 그 선구 물질 방식이 선택적으로, 예컨대 스크린 프린트에 의해 적용된다.

도 5b는 바람직한 트랙 패턴으로 다시 예2에서와 같이 형성된 용융가능한 유리 절연체 (512) 및 금 트랙 (513)을 표시한다. 바람직스럽게는 절연체층은 전 표면 (514)을 덮을 수 있다.

도 5c에 도시된 이미터 셀 패턴 (522)과 기준 마크들 (523)을 형성하기 위하여, 전술한 바와 같이, 단일 고분해능 노출 시스템을 사용하여 이제 하나의 레지스트층이 적용되고, 패턴화되며 형성된다.

예1로써 전술되고 도 3에 도해된 이미터 셀 에칭 순서는 이제 도 5d에 도시된 이미터 셀 (530)을 가진 완성된 구조체를 형성하기 위하여 사용된다.

완성된 전계 방출 디스플레이 캐소드 평면을 형성하기 위하여, 반도체 조립 기술보다는 차라리, 일련의 대기 중 공정과 저비용 리소그래피 인쇄를 사용하는 방법에 의해 실현될 수 있는 제조 비용의 현저한 절약이 가능하다는 것을 위의 개시된 내용으로부터 당업자는 이해할 것이다.

전자빔을 집속하기 위하여 게이트 이미터 위에 포커스 그리드를 사용해 왔으며 이는 턱(Tuck)(미국 특허 4,145,635)에 의해 최초로 설명되었다. 후에 전계 방출 디스플레이에 있어서 본질적으로 동일한 배열이 팔레프스키(미국 특허 5,543,691)등에 의해 사용되었다. 그러한 구조체는 본 발명의 구현예에 있어서 도 4d 및 5b의 구조체들 위에 또 하나의 절연체층과 또 하나의 금속층을 덧입힘으로써조립될 수 있다. 상기 층들은 인터트랙(inter-track) 커패시턴스를 감소하거나 또는 다른 어떤 기능을 이행하기 위하여 연속적이거나 또는 패턴화될 수 있다. 그 다음, 관련 포커스 전극들을 갖는 이미터 셀들은 예1에서 전술한 기술을 사용하거나 또는 다른 물질의 시스템이 사용된다면, 적절한 에칭 시스템을 사용하여 에칭된다. 도 6a는 기판 (600)위에: 캐소드 어드레스층 (601); 넓은 면적의 방출층 (602); 섀도우 그리드층 (603); 게이트 (그리드) 절연체층 (604); 제어 게이트 (그리드)층 (605); 포커스 그리드 절연체층 (606) 및 포커스 그리드 (607): 를 갖는 완성된 구조체를 도시한다. 양극판 (610)은 그 위에 투명한 도전층 (611) (예컨대 인듐 주석 산화물)을 갖고 있으며 캐소드루미네선스 형광체 패치들 (613) 사이의 공간을 마스크하는 도전성 블랙 매트릭스 (612)를 갖는다. 형광체 (613)로부터 캐소드루미네선스를 야기하기에 충분한 에너지로 캐소드 평면으로부터의 전자들을 가속하기 위하여 접지에 대해 양의 직류 전위 (624)가 도전층 (611)에 인가된다.

캐소드 평면에서 접지에 대하여 음의 전압 (620)이 캐소드 행을 선택하고, 접지에 대하여 양의 전압 (621)(612)이 그 캐소드로부터의 전류를 조절한다. 아날로그 전압 제어에서 일정한 전압 폭의 변조에 이르기까지 다양한 구동 설계가 사용될 수 있다. (일반적으로 제어 게이트에 대해 음인) 가변 전압 (623)이 하나의 전자 렌즈를 형성하고 그 빔을 집속한다.

다른 방법으로는 완성된 게이트 어레이상에 직접 절연체 및 도전체층을 프린트함으로써 팔레프스키 (미국 특허 5,543,691)에 의해 설명된 것과 유사한, 훨씬 더 조악한 포커스 환상 시스템이 조립될 수 있다. 그러한 배열이 도 6b에 도시되어 있다. 도 6b에 있어서 전술한 도 1a에서 도해한 것과 구조가 동일한 게이트 구조체 (600)위에 포커스 그리드층들이 덧입혀진다. 양극 평면 (603)을 충격하는 전자빔을 집속하기 위하여 전극 (601)상에 다시 가변 전위 (604)가 사용된다.

이제 도 7로 옮겨가면, 여기서 설면된 방법과 구조체를 사용하는 완성된 전계 방출 디스플레이가 어떻게 실현될 수 있는가를 알 수 있다.

적분 포커스 그리드가 있거나 또는 없는, 전술한 바와 같이 형성된 캐소드 평면 (701)이 기밀 시일 (706)에 의해 양극 평면 (702)에 결합된다. 상기 양극 평면 (702)은 그 위에 스페이서 (spacers), 도전층, 블랙 매트릭스 및, 전술한 바와 같은 화소 패턴내의 형광체 패치 (703)를 갖는다. 대기압의 영향을 받지 않도록 하기 위하여 다음의 소개 스페이서 (evacuation spacers) (704)가 화소 구조체 사이에 배치된다. 스페이서는 유리, 세라믹 또는 적당한 다른 물질일 수 있다. 기밀 시일 (706)은 소정 형상의 프레임을 구비할 있으며 유리 프릿으로 캐소드 및 양극판에 접합될 수 있다. 봉지 공정 중에, 캐소드 및 양극 평면의 화소 구조체를 정렬하기 위하여 (전술한 바와 같이 형성된) 기준 마크 (707)가 사용된다. 잔류 가스를 배기하기 위하여 조립체내에 게터 수단이 토합될 수 있다. 그러한 게터에 대한 몇몇 이상적 위치들이 턱 (Tuck) (미국 특허 2,306,246)등에 의해 설명되었다. 완성된 구조체의 소개 및 베이킹(bakeout)은 배기관 및 오븐 (미도시)을 통해서 이루어지거나 또는 적절히 조작된 진공안에서 시일 공정을 완성함으로써 이루어진다.

캐소드 어드레스 모듈 (710), 컬럼 어드레스 모듈 (711) 및 양극 전압의 전원 장치 (712)에 의해 완성된 디스플레이가 전기적으로 구동된다. 포커스 그리드가 사용될 경우에는 부가 포커스 그리드 전원 (미도시)이 제공된다. 후에 설명하는 바와 같이, 부가적인 양극 스위치 및 포커스 전원들 (미도시) 도 또한 제공될 수 있다. 캐소드 및 양극 평면상에 화소 구조체들을 정렬하는 것을 보조하기 위하여 기준 마크들을 형성하는 방법은 전술하였으며 도 4 및 도 5의 다양한 부분들에서 도해되었다. 그러나, 몇몇 잘못된 나머지 정렬이 여전히 일어날 수 있다. 이는 캐소드 어드레스 라인 (810)과 평행한 방향에 있어서의 오정렬이 색순도의 손실과 관련되는 잘못된 형광체 패치를 전자가 충격하는 결과를 초래할 수 있어서, 컬러 디스플레이에 특히 곤란한 것이다.

도 8a는 오정렬을 좀 더 허용하는 디스플레이를 만드는 하나의 방법을 도해한다. 이러한 배열에 있어서는 양극 평면상의 도전층은 세 개의 교대 배치형 세그먼트들 (801)(802)(803)로 되어 있다. 각 세그먼트는 하나의 원색 (primary coulor)의 형광체를 갖는다. 상기 세그먼트들은 독립된 전원 장치들 (804)(805)(806)에 의해 구동되며, 그 각각은 일 프레임의 1/3 동안 켜진다. 캐소드 평면 (800)으로부터의 전자들은 이제 차례로 각 컬러 형광체쪽으로 순차적으로 끌어당겨지며, 궤적 (807)(808)(809)을 따른다. 다른 두 개의 컬러 형광체에는 전압이 가해지지 않으므로 그것들은 발광할 수 없고 오정렬로 인한 효과가 방지된다. 그러나, 세그먼트들 사이의 전기적 브레이크다운 때문에, 이러한 접근 방법은 오직 낮은 양극 전압 시스템에서만 사용될 수 있다. 그와 같은 접근 방법이 팁베이스형 디스플레이스에 대해 클럭 (Clerc)(미국 특허 5,225,820)에 의해 설명된 적이 있다.

도 8b는 메인 양극 전원 (814)보다 낮은 양전위 (815)에서 교대 배치형 또는 메쉬형의 전극 (813)에 의해 각 형광체 패치 (812)에 집속 전자들을 형성함으로써 디스플레이가 잘못된 얼라인먼트 (811)를 용인하게 하는 또다른 배열 상태를 도해한다. 캐소드 및 양극상의 픽셀 구조체들의 많지 않은 오정렬을 보상하기 위하여 전자들 (816)을 충분히 끌어당기는 퍼텐셜 골 내에 이제 각 형광체 패치가 놓인다. 그와 같은 접근 방법이 팁베이스형 디스플레이에 대하여 차이 (Tsai) (미국 특허 5,508,584)등에 의해 설명된 적이 있다.

본 발명의 몇몇 예들은 매트릭스 어드레스 평면 패널 디스플레이의 문맥 속에서 위에 설명된 반면, 여기서 개시된 방법과 구조체를 널리 다양한 디바이스들에 걸쳐 사용될 수 있다. 특히 비 어드레스 또는 부분 어드레스 전자 소스가 다른 전자 디바이스 또는 디스플레이내에 구성되거나 통합될 수 있다. 전술한 바와 같은 포커스 그리드 구조체는 방출된 전자들을 집속 또는 감속하기 위하여 사용될 수 있다. 만일 감속 모드로 사용되면, 그 배열 상태는 특히 이미터 표면에 수직인 자계와 결합될 때에, 몇몇 디바이스에서 열이온 캐소드를 대용할 수 있는 낮은 에너지의 전자들의 소스를 제공할 수 있다.

도 9는 널리 다양한 응용들에 있어서 전자 소스로 사용될 수 있는 평면 비어드레스 이미터 구조체에 대한 하나의 예를 도시한다.

전기적으로 절연된 기판 (901)상에는 도전층 (902)과 넓은 면적의 전기장 방출층 (903)이 제공되어 있다. 천공된 포커스 그리드층 (904)은 절연층 (905) 및 게이트층 (906)에 있는 개구들에 의해 형성된 이미터 셀들 (907)을 통해 전자들이 가미되도록 한다. 그와 같은 구조체는 본 명세서에 설명된 적절한 방법들 중 어떤 것에 의해 조립될 수 있다.

이러한 비 어드레스한 적용에 있어서 전기적으로 절연된 기판은 전기적으로 도전성인 것 (예컨대 금속)으로 대신할 수 있으며 기판 (901)과 도전층 (902)의 기능은 결합될 수 있다. 금속 기판은 용접이 가능하게 하며 다른 많은 표준적인 공학적 접합 기술이 사용 가능하게 한다.

그와 같은 구조체로부터의 전류는 다음과 같이 제어된다. 방출된 전류를 모으기 위하여 도해된 이미터 구조체를 통합한 디바이스가 전자 가속 양극 (도 9에 도시되지 않음)과 함께 사용된다. 지점들 (910)(911)에 연결된 직류 또는 펄스 전원 장치 (909)가 'on' 상태에서는, 적절한 추출 양전기장, 통상적으로는 ~ 10 MV/m (10 V/㎛) 이, 이미터 셀들 (907)의 베이스에서 노출된 넓은 면적의 전계 이미터 면적에 인가되는 반면, 'off' 상태에서는, 인가 전기장이 전기장 방출을 위한 임계값보다 적게 되도록 조정된다. 물론, 펄스 또는 교류 방출 전류를 생성하기 위하여 인가 전위가 변화될 수 있다.

본 발명을 사용할 수 있는 디바이스는 : 전기장 전자 방출 및 다른 디스플레이 패널; 전자 MASERS 및 자이로트론과 같은 고전력 펄스 디바이스; CAFs 와 같은 교차계형 마이크로웨이브 전자관(crossed-field microwave tubes); 클라이스트론과 같은 직선 빔 전자관; 플래시 엑스선관(flash x-ray tubes); 트리거 불꽃 갭(triggered spark gaps) 및 관련 디바이스; 이온 압상기(ion thrusters); 입자 가속기; 램프; 오존 발생기; 및 플라스마 원자로를 구비하는 장치들이다.

본 명세서에 있어서, 동사 ″구비하다(comprise)″는 비배타적 포함을 나타내는, 보통의 사전적 의미를 갖는다. 즉, 1 또는 2 이상의 특징을 포함하기 위하여 ″구비하다″라는 단어(또는 그 파생어)를 사용하는 것은 그 이상의 특징들도 또한 포함할 가능성을 배제하지 않는다.

본 출원과 관련한 본 명세서와 동시에 또는 이전에 제출되고 본 명세서와 함께 공중에 개시된 모든 서류와 기록들에 독자의 주의를 기울이도록 요망되며, 그와 같은 모든 서류와 기록들의 내용은 여기에 참고 문헌으로 포함되어 있다.

(첨부된 청구항, 초록 및 도면을 포함하여) 본 명세서에 개시된 모든 특징들, 및/또는 그렇게 개시된 어떠한 방법 또는 공정의 모든 단계들은, 그와 같은 특징들 및/또는 단계들 중 적어도 몇몇이 상호 배타적으로 되는 결합을 제외하고는, 어떤 결합으로도 결합될 수 있다.

(첨부된 청구항, 초록 및 도면을 포함하여) 본 명세서에 개시된 각 특징은, 명백히 달리 진술되지 않는다면, 동일하거나, 동등 또는 유사한 목적에 맞는 또다른 특징들로 대신할 수 있다. 이와 같이, 명백히 달리 진술되지 않는다면, 개시된 각 특징은 단지 포괄적인 일련의 동등하거나 유사한 특징들 중 하나의 예일 뿐이다.

본 발명은 이전의 구현예(들)의 상세한 사항에 제한되지 않는다. 본 발명은 (첨부된 청구항, 초록 및 도면을 포함하여) 본 명세서에 개시된 특징들을 갖는 어떤 신규의 것이나, 어떤 신규의 결합 또는 그와 같이 개시된 어떤 방법이나 공정의 단계들을 갖는 신규의 것이나, 어떤 신규의 결합에까지 확장된다.

본 발명에 의한 전계 방출 디바이스에 사용되는 이미터 구조체는: 전계 전자 방출 디스플레이 패널; 전자 MASERS 및 자이로트론과 같은 고전력 펄스 디바이스; CFAs 와 같은 교차계형 마이크로웨이브 전자관; 클라이스트론과 같은 직선 빔 전자관; 플래시 엑스선관; 트리거 스파크 갭(triggered spark gaps) 및 관련 디바이스; 넓은 면적의 살균용 엑스선 소스(x-ray sources for sterilisation); 진공 게이지; 이온 압상기(ion thrusters); 입자 가속기; 램프; 오존 발생기: 및 플라스마 원자로를 구비하는 장치들에서 사용될 수 있다.

Claims (18)

1. a. 적어도 하나의 캐소드 전극을 형성하기 위하여, 저분해능 수단에 의해

   절연 기판상에 일련의 제1도전층, 전계 방출층 및 제2도전층을 증착

   하는 단계;

   b. 적어도 하나의 게이트 전극을 형성하기 위하여, 저분해능 수단에 의해

   상기 캐소드 전극상에 일련의 절연층 및 제3도전층을 증착하는 단계;

   c. 이와 같이 형성된 구조체를 포토레지스트층으로 코팅하는 단계;

   d. 하나의 상기 캐소드 전극과 하나의 상기 게이트 전극 사이의 중첩 영역

   에 방출 셀의 군 또는 상기 각 군이 위치되는 상태에서 적어도 하나의

   방출 셀 군을 형성하기 위하여 고분해능 수단에 의해

   상기 포토레지스트층을 노출시키는 단계;

   e. 상기 셀내에 있는 상기 전계 방출층을 노출시키기 위하여 상기 도전층

   및 절연층을 순차적으로 에칭하는 단계; 및

   f. 상기 포토레지스트층의 남아 있는 영역을 제거하는 단계:

   를 구비하는, 전계 전자 방출 캐소드를 제조하는 방법.
2. 제1항에 있어서,

   상기 캐소드는 캐소드 어레이이고, 상기 캐소드 전극과 상기 게이트 전극은 각각 캐소드 어드레싱 트랙들과 게이트 어드레싱 트랙들을 구비하며, 그 트랙들은 어드레가능한 행들 및 열들로 배열되고, 상기 단계는 상기 방출 셀 군들의 패턴을 형성하는 것을 구비하는 방법.
3. 제2항에 있어서,

   상기 캐소드 어드레싱 트랙들 중 적어도 하나 또는 전부가 복수의 행 또는 열의 셀들을 어드레스하는 것을 특징으로 하는 방법.
4. 제2항 또는 제3항에 있어서,

   캐소드 어레이의 제조 이후에 양극 또는 다른 성분과 그 어레이의 차후의 정렬을 용이하게 하기 위하여, 상기 노출 및 에칭 단계가 그 캐소드 어레이상에 기준 마크들의 형성을 구비하는 것을 특징으로 하는 방법.
5. 전기한 항들 중 어느 하나의 항에 있어서,

   액체 광택 금속에 의하여 또는 무전해 도금에 의하여 상기 도전층들 중 적어도 하나를 형성하는 단계를 구비하는 것을 특징으로 하는 방법.
6. 전기한 항들 중 어느 하나의 항에 있어서,

   진공 증착 또는 스퍼터링 이외의 수단에 의해 상기 도전층들 중 적어도 하나를 형성하는 단계를 구비하는 것을 특징으로 하는 방법.
7. 전기한 항들 중 어느 하나의 항에 있어서,

   상기 전계 방출층이 넓은 면적의 전계 이미터 물질층을 구비하는 것을 특징으로 하는 방법.
8. 전기한 항들 중 어느 하나의 항에 있어서,

   포커스 그리드를 형성하기 위하여 a 내지 f 단계의 완성 후에 캐소드상에 순차적으로 제2절연층과 제4도전층을 증착하는 단계를 더 구비하는 것을 특징으로 하는 방법.
9. 제1항에 있어서,

   그리고 첨부한 도면들 중 도 1a 내지 1e 를 참조하여 전술한 바와 실질적으로 같은 전계 전자 방출 캐소드의 제조 방법.
10. 첨부한 도면들 중 도 3, 도 4a 내지 4f, 도 5a 내지 5d 또는 도 6b 를 참조하여 전술한 바와 실질적으로 같은 전계 전자 방출 캐소드의 제조 방법.
11. 전기한 항들 중 어느 하나의 항의 방법에 의해 제조되는 전계 전자 방출 캐소드.
12. 일렉트로루미네선스 형광체를 갖는 양극과 청구항 11 의 캐소드를 구비하며, 상기 캐소드는 청구항 2의 캐소드 어레이이며, 상기 형광체를 충격하도록 배열되어 있는 것을 특징으로 하는 전계 방출 디바이스.
13. 제12항에 있어서,

    컬러 디스플레이를 형성하기 위하여 상기 형광체가 적색, 녹색 및 청색의 군들로 배열되어 있는 것을 특징으로 하는 전계 방출 디바이스.
14. 제13항에 있어서,

    상기 적색, 녹색 및 청색의 군들에 차례로 전압을 가하는 수단을 구동하는 양극을 구비하는 것을 특징으로 하는 전계 방출 디바이스.
15. 제12항 제13항 또는 제14항 중 어느 하나의 항에 있어서,

    상기 형광체들 사이에 넣어지며, 상기 형광체들이 구동되는 것보다 더 낮은 전위에서 구동되며, 그것에 의해 상기 형광체들을 향해 전자들을 끌어 당기고, 캐소드와 양극 사이의 어떤 오정렬을 보상하기 위하여 그 형광체들 주위에 퍼텐셜 골들을 형성하도록 배열되어 있는 교대 배치형 또는 메쉬형 전극을 더 구비하는 것을 특징으로 하는 전계 방출 디바이스.
16. 제11항 내지 제15항 중 어느 하나의 항에 있어서,

    상기 캐소드에, 상기 게이트 전극 위의 또다른 제어 그리드 및, 캐소드에 의해 방출되는 전자들을 감속하기 위하여 상기 제어 그리드를 구동하는 구동 수단이 더 제공되어 있는 것을 특징으로 하는 전계 방출 디바이스.
17. 제16항에 있어서,

    이미터 표면에 수직인 자계를 제공하는 수단을 더 구비하는 전계 방출 디바이스.
18. 첨부한 도면들 중 도 6a, 도 6b, 도 7, 도 8a 또는 도 8b 를 참조하여 전술한 바와 실질적으로 같은 전계 방출 디바이스.