KR20010029428A - 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정 - Google Patents

반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정 Download PDF

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KR20010029428A
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Abstract

본 발명은 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정에 관한 것으로서, 반도체 장치용 패키지는 다이가 웨이퍼의 일부인 동안에 반도체 다이의 정면위에 연결패드와 접촉하는 금속층을 형성하는 것을 포함하는 공정에 의해 형성되고 상기 금속층은 상기 다이와 이웃한 다이 사이에 스크라이브선으로 확장하고 비전도성 캡은 웨이퍼의 정면에 부착되고, 웨이퍼는 그것의 두께를 줄이기 위해 뒷면으로부터 접지되고, 절단은 웨이퍼의 뒷면에서 금속층을 노출시키기 위해 바람직하게 톱질 또는 에칭에 의해 만들어질 수 있다. 비전도성층은 웨이퍼의 뒷면위에 형성되고 제 2 금속층은 비전도층에 전체에 걸쳐 침전되고, 상기 제 2 금속층은 비전도성층안에 구멍을 통해 제 1 금속층과 접촉하는 스크라이브선으로 확장하고, 바람직하게 솔더 기둥은 완성된 패키지가 프린트된 회로판위에 장착되게 제 2 금속층위에 형성되고 상기 캡은 그 다음에 그것의 자국이 금속층 사이에 접촉을 제공하지않기에 충분히 작은 톱으로 스크라이브선을 따라 톱질되고 상기 다이스는 각각의 반도체 장치 패키지를 형성하는 서로로부터 완전하게 분리되는 것을 특징으로 한다.

Description

반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정{CHIP SCALE SURFACE MOUNT PACKAGES FOR SEMICONDUCTOR DEVICE AND PROCESS OF FABRICATING THE SAME}
관련된 출원에 대한 상호참조
이 출원은 이 출원과 동일한 날짜에 동일한 출원인에 의해 출원되고 참고자료에 의해 여기에 구체화된 미국 특허 출원 번호 와 미국 특허 출원
번호 와 관련된다.
반도체 웨이퍼의 공정이 완료된 후, 산출된 집적회로(IC) 칩 또는 다이스(dice)는 그것들이 외부 회로에 연결될 수 있게 분리되어지고 패키지될 것이다. 거기에는 많은 알려진 패키지 기술이 있다. 대부분은 리드프레임위에 다이를 장착하는 것, 와이어 결합 또는 다른 것에 의해 리드프레임에 다이 패드를 연결하는 것, 그리고 그 다음에 캡슐로부터 왼쪽으로 돌출한 리드프레임으로 플라스틱 캡슐안에 다이와 와이어 결합을 둘러싸는 것을 포함한다. 상기 캡슐화는 때때로 사출 성형에 의해 행해진다. 상기 리드프레임은 그 다음에 그것을 유지하는 타이 바(tie bar)를 제거하기 위해 다듬어지고, 리드는 전형적으로 프린트된 회로판(PCB)인 평평한 표면위에 장착될 수 있게 굽혀진다.
이것은 일반적으로 비용이 많이 들고, 시간 소모가 많은 공정이고 산출된 반도체 패키지는 PCB위에 불충분한 "면적(real estate)"의 적절하지 않은 양을 써버리므로 다이 자체보다 상당히 더 크다. 게다가, 결합 와이어는 깨지기 쉽고 다이 패드와 패키지의 리드사이에 상당한 저항을 가져온다.
패키지되는 장치가 다이의 반대면 위에 터미널을 가지는 "수직" 장치일 때 문제는 특히 어렵다. 예를 들어, 파워 MOSFET는 전형적으로 다이의 정면에 소스와 게이트 터미널을 가지고 다이의 뒷면에 드레인 터미널을 가진다. 유사하게, 수직 다이오드는 다이의 한 면위에 양극 터미널을 가지고 다이의 반대면 위에 음극 터미널을 가진다. 바이폴라 트랜지스터, JFET(junction field effect transistor), 집적회로의 여러가지 유형은 또한 "수직" 배열로 제조될 수 있다.
따라서, 기존의 공정보다 간단하고 더 싼 패키지를 생산하는 공정은 본질적으로 다이와 동일한 크기를 요구한다. 그것의 앞과 뒷면위에 터미널을 가지는 반도체 다이스로 사용될 수 있는 그러한 공정과 패키지가 특히 요구된다.
본 발명은 첨부한 도면(비례대로 도시되지 않음)을 참조하므로써 더 잘 이해될 것이고, 유사한 구성요소는 유사한 번호를 갖는다.
도 1은 반도체 웨이퍼의 상부도,
도 2a-2b 내지 도 4a-4b, 도 5, 도 6 및 도 7a-7b 내지 도 12a-12b는 본 발명에 따른 반도체 패키지를 제조하는 공정단계를 나타내는 도면,
도 13은 본 발명에 따른 반도체 패키지의 횡단면도, 및
도 14는 솔더 볼을 포함하는 반도체 패키지의 실시예를 나타낸다.
본 발명에 따른 반도체 장치 패키지를 제조하는 공정은 정면과 뒷면을 가지고 선을 그음으로써 분리된 다수의 다이스를 구비하는 반도체 웨이퍼를 사용하여 시작한다. 각각의 다이는 반도체 다이스를 구비한다. 각각의 다이의 정면의 표면은 패시베이션층(passivation layer)과 반도체 장치의 터미널과 전기적인 접촉을 하는 적어도 하나의 연결패드를 가진다. 각각의 다이의 뒷면은 또한 반도체 장치의 터미널과 전기적인 접촉을 할 것이다.
공정은 다음의 단계 : 다이의 가장자리를 넘어 옆으로 확장하는 제 1 금속층의 일부인 연결패드와 전기적인 접촉을 하는 제 1 금속층을 형성하는 단계; 웨이퍼의 정면에 캡을 부착하는 단계; 제 1 커프(kerf)(W1)를 가지고 제 1 금속층의 일부를 노출시키는 제 1 절단을 형성하기 위한 스크라이브선 영역에서의 웨이퍼의 뒷면으로부터 반도체 웨이퍼를 통해 절단하는 단계; 다이의 뒷면위에 비전도성층을 형성하는 단계; 비전도성층에 전체에 걸쳐 확장하는 제 1 를 가지고 제 1 금속층과 전기적인 접촉을 하는 제 2 금속층을 형성하는 단계; 및 제 1 및 제 2 금속층 사이에 접촉 영역 위치에 남아있고 제 1 커프(W1)보다 적은 제 2 커프(W2)를 가지는 제 2 절단을 형성하는 단계를 구비한다.
많은 실시예에서, 공정은 또한 반도체 웨이퍼의 뒷면에 전기적인 접촉을 하는 제 2 금속층의 제 2 색션을 형성하고, 제 2 금속층의 제 1 및 제 2 색션은 서로 전기적으로 절연되는 것을 포함한다. 상기 공정은 또한 웨이퍼의 정면에 캡을 부착한 후 웨이퍼의 두께를 감소시키기 위해 반도체 웨이퍼의 뒷면을 그라인딩(grinding), 랩핑(lapping) 또는 에칭(etching)하는 것을 포함한다.
한 측면에서, 발명은 반도체 다이의 제 1 면위에 제 1 위치와 반도체 다이의 제 2 면위에 제 2 위치 사이에 전기적인 접속을 하기 위한 공정을 포함한다. 공정은 다이가 반도체 웨이퍼의 일부가 되는 동안에 시작한다. 공정은 다이의 가장자리를 넘어 다이의 제 1 면위에 제 1 위치에서 웨이퍼의 영역까지 옆으로 확장하는 제 1 금속층을 형성하는 단계; 상기 제 1 금속층의 일부를 노출시키기 위해 웨이퍼의 제 2 면으로부터 반도체 웨이퍼를 통해 절단하는 단계; 다이의 제 2 면위에 제 2 위치로부터 다이의 가장자리를 따라 다이의 가장자리를 넘어 제 1 금속층과 접촉하는 영역까지 옆으로 확장하는 제 2 금속층을 형성하는 단계; 및 제 1 및 제 2 금속층 사이에 접촉 영역이 원래대로 남아있는 동안에 캡을 통해 절단하는 단계를 구비한다.
이 발명은 또한 반도체 장치용 패키지를 포함한다. 상기 패키지는 너비X1을 가지는 캡; 반도체 장치를 포함하는 반도체 다이; 상기 캡과 마주보고 있는 다이의 정면과 상기 캡으로부터 떨어져 마주보고 있는 다이의 뒷면을 가지는 캡에 부착되고, X1보다 더 크지 않은 너비X2를 가지는 상기 다이; 반도체 장치와 전기적인 접촉하고, 상기 다이와 상기 캡 사이에 위치되고 X2보다 더 크지 않은 너비를 가지는 접속패드, 상기 연결패드와 전기적인 접촉을 하는 제 1 금속층, 상기 연결패드와 상기 캡 사이에 위치되는 상기 제 1 금속층의 제 1 색션, 상기 연결패드의 가장자리를 넘어 옆으로 확장하는 상기 제 1 금속층의 제 2 색션; 제 1 및 제 2 색션을 가지는 제 2 금속층, 상기 제 1 금속층의 제 2 색션과 접촉하는 제 2 금속층의 제 1색션, 상기 웨이퍼의 뒷면과 전기적인 접촉을 하는 상기 제 2 색션, 서로 전기적으로 절연된 상기 제 2 금속층의 상기 제 1 및 제 2 색션을 구비한다.
또 다른 한 측면에서, 이 발명은 반도체 장치를 포함하는 반도체 다이, 연결패드를 구비하는 다이의 제 1 면; 상기 다이의 제 1 면에 부착되는 캡, 상기 다이의 가장자리를 넘어 옆으로 확장하는 캡의 가장자리; 상기 연결패드와 전기적인 접촉을 하는 제 1 금속층, 상기 다이의 가장자리를 넘어 제 1 플랜지안에 옆으로 확장하고 말단을 이루는 제 1 금속층; 및 상기 다이의 제 2 면으로부터 상기 다이의 가장자리를 따라 확장하고 상기 다이의 가장자리를 넘어 제 2 플랜지에 말단을 이루는 제 2 금속층, 상기 제 1 플랜지와 접촉하는 제 2 플랜지를 구비하는 반도체 장치용 패키지를 포함한다.
도 1은 다이스(100A,100B,...,100N)를 포함하는 반도체 웨이퍼(100)의 평면도를 나타내고 있다. 실제로, 웨이퍼(100)는 수백 또는 수천의 다이스를 포함할 것이다. 각각의 다이스는 Y방향으로 움직이는 스크라이브선(108)과 X방향으로 움직이는 스크라이브선(110)을 갖는, 스크라이브선의 수직 네트워크로 분리된다. 외부 회로소자와 연결하기 위한 금속패드는 다이스(100A-100N) 각각의 상면에 위치된다. 예를 들어, 다이스(100A-100N)가 수직 파워 MOSFETs을 포함하기 때문에, 각각의 다이는 소스 연결패드(106S) 및 게이트 연결패드(106G)를 갖는다.
웨이퍼(100)는 일반적으로 15-30mils 범위의 두께를 갖는다. 웨이퍼(100)는 일반적으로 실리콘이지만 실리콘 카바이드 또는 갈륨 아스나이드(gallium arsenide)와 같은 또다른 반도체 재료가 될 수도 있다.
상기한 바와 같이, 다이스(100A-100N)는 사용될 수 있기전에 그들이 외부회로와 연결되도록 허용하는 형태로 패키지되어야 한다.
본 발명의 공정은 도 2a-2b, 4a-4b, 5, 6 및 7a-7b 내지 12a-12b에 도시되어 있고, 반도체 웨이퍼(100)의 일부분인 2개 다이스(100A,100B)를 나타내고 있다. 2개 다이스만이 설명을 위해 도시되었지만, 웨이퍼(100)가 일반적으로 수백 또는 수천 다이스를 포함할 수도 있는 것은 물론이다. 적용가능한 경우 각각의 도면에서, "a"로 분류된 도면은 웨이퍼의 평면도 또는 저면도; "b"로 분류된 도면은 "a"도에서 "B-B"로 분류된 단면에서 취해진 확대된 단면도이다. 후술하는 바와 같이, 공정코스에서 웨이퍼는 "캡"에 부착되고, 상기 웨이퍼의 앞면이 캡과 마주보고 있다. 완성된 패키지에서, 웨이퍼는 캡 아래에 위치하지만, 공정중 일부 시점에서 웨이퍼 아래에 캡을 갖도록 상기 구조체가 역전될 수도 있다. 명세서상에서 그렇지 않다고 명확하게 표시하지 않는 한, 본 명세서에서 사용된 바와 같이 "위쪽에(above)", "아래에(below)", "위에(over)", "밑에(under)", 및 다른 유사한 용어들은 웨이퍼 위쪽에 캡을 갖는 그 완성된 형태를 갖는 패키지를 가리킨다.
본 발명은 일반적으로 그 정면에 소스 및 게이트단자를 갖고, 그 뒷면에 드레인단자를 갖는 수직 파워 MOSFET을 위한 패키지에 대해 설명할 것이다. 그러나, 본 발명의 폭넓은 원리는 그 앞뒷면 모두 또는 그 정면에만 하나 이상의 단자를 갖는 임의의 형태의 반도체 다이를 위한 패키지를 제조하기 위해 사용될 수 있다. 본 명세서에서 사용된 바와 같이, 웨이퍼 또는 다이의 "정면(front side)"은 전기장치 및/또는 대다수의 연결패드가 위치하는 웨이퍼 또는 다이의 면을 가리키고; "뒷면(back side)"은 웨이퍼 또는 다이의 반대면을 가리킨다. "Z"로 분류된 방향성 화살표는 웨이퍼의 정면을 가리키고, 웨이퍼가 역전된 도면을 식별한다.
도 2a-2b를 참조하면, 다이스(100A,100B)는 (부호로 도시된) 파워 MOSFETs를 포함하기 때문에, 각각의 다이는 실리콘 또는 다른 반도체 재료의 상면에 중첩되는 소스 금속층(102S) 및 게이트금속층(102G)을 갖는다. 게이트 금속층(102G) 및 소스 금속층(102S)은 다이스(100A,100B)내 파워 MOSFET의 게이트 및 소스단자(도시되지 않음)와 각각 전기적 접촉한다. 도 2a에서, 점선에 의한 층(102G,102S)간의 분리가 도시되어 있다.
일반적으로, 금속층(102G,102S)은 알루미늄을 포함하지만, 구리층 또한 사용된다. 본 발명의 대부분의 실시예에서, 후술한 이유로 금속층(102G,102S)은 주석/납과 같은 솔더 금속에 접착하기 위해 조절될 필요가 있다. 만일 금속상에 자연적인 산화층이 있는 경우, 이러한 자연적 산화층이 먼저 제거되어야 한다. 그리고, 금, 니켈, 또는 은과 같은 납땜가능한 금속이 노출된 금속상에 디포지션된다. 산화층의 제거 및 납땜가능한 금속의 디포지션은 다수의 공지된 공정에 의해 실현될 수 있다. 예를 들어, 알루미늄층은 자연적 알루미늄 산화층을 제거하기 위해 스퍼터-에칭될 수 있고, 금, 은, 또는 니켈은 알루미늄상으로 스퍼터링될 수 있다. 대신, 다이는 산화층을 벗겨내기 위해 액체 부식액에 담궈질 수 있고, 납땜가능한 금속은 무전해 또는 전해도금 단계에 의해 디포지션될 수 있다. 무전해도금 단계는 아연산염을 치환하기 위한 니켈의 도금단계에 이어서, 산화물을 치환하기 위해 "아연산염화" 공정을 이용하는 단계를 포함한다.
한 실시예에서, 금속층(102G,102S)은 1000Å TiN 부층 및 500Å Ti 부층위에 놓여진 3㎛의 Al 부층을 포함한다.
패시베이션층(104)은 소스 금속층(102S) 및 게이트 금속층(102G)의 일부위에 놓여있고 패시베이션층(104)안에 구멍은 게이트 연결패드(106G)와 소스 연결패드(106S)를 한정한다. 패시베이션층(104)은 예를 들어, 1mil 두께 PSG(phosphosilicate glass)로 형성될 수 있다.
다이스(100A,100B)는 Y-스크라이브선(108)에 의해 분리되고, 이것은 6mils 너비가 될 수 있다. 다이스(100A,100B)의 최상하에서 스크라이브선(108)에 수직인 X-스크라이브선(110)은 4mils 너비가 될 수 있다.
티타늄의 부층(202)은 웨이퍼(100)의 정면위에 분산되고, 알루미늄의 부층(204)은 티타늄 부층(202) 전체에 걸쳐 분산된다. 예를 들어, 티타늄 부층(202)은 500Å두께가 될 수 있고 알루미늄 부층(204)은 3㎛두께일 수 있다. 부층(202)과 (204)는 그 다음에 도 3a-3b에 나타낸 부층(202)과 (204)의 일부가 남도록 종래의 포토리소그래피 및 에칭 공정을 사용하여 마스크되고 에칭된다. 색션층(202), (204)의 일부(202G), (204G)는 게이트 연결패드(106G)를 덮고 부층(202), (204)의 일부(202S), (204S)는 소스 연결패드(106S)를 덮는다. 일부(202G), (204G)는 일부 (202S), (204S)로부터 전기적으로 절연된다. 나타낸 바와 같이, 부층(202G), (202S) 및 (204G), (204S)는 Y-스크라이브선(108)의 영역으로 옆으로 확장한다.
10㎛ 니켈 부층(206)은 그 다음에 알루미늄 부층(204G), (204S)의 상부 표면위에 전기도금하지 않고 도금되고 0.1㎛ 금 부층(208)은 니켈 부층(206)위에 도금된다. 산출된 구조는 게이트 연결패드(106G)위에 각각 놓여있는 부층(206)과 (208)의 일부(206G) 및 (208G), 소스 연결패드(106S)위에 각각 놓여있는 부층(206)과 (208)의 일부(206S) 및 (208S)로 도 4a-4b에 나타낸다. 일부(206G), (208G)는 일부(206S), (208S)로부터 전기적으로 절연된다.
각각의 다이에서 부층(202), (204), (206)은 제 1 금속층을 형성한다. 다른 실시예에서, 상기 제 1 금속층(209)은 네 개보다 적게 또는 많이 부층을 포함할 수 있고, 상기 부층은 분산, 증발, 무전해 도금 또는 전기분해 도금, 스텐실, 프린팅 또는 스크린-프린팅과 같은 알려진 공정에 의해 침전될 수 있다. 부층(202), (204), (206) 및 (208)은 때때로 여기서 총체적으로 "제 1 금속층(209)"이 될 수 있다.
캡(212)은 비전도성 접착층(210)으로 웨이퍼(100)의 정면에 부착된다. 층(210)은 25㎛두께일 수 있고 에폭시일 수 있다. 캡(212)은 유리, 플라스틱 또는 구리로 만들어질 수 있고 250-500㎛ 두께일 수 있다. 이 구조는 이전 도면에서 변환된 웨이퍼(100)와 아래의 웨이퍼(100)를 나타낸 캡(212)과 함께 도 5에 나타낸다.
도 6에 나타낸 바와 같이, 웨이퍼(100)는 그 다음에 3-4밀리의 두께에서 그것의 뒷면으로부터 선택적으로 접지되거나 다이스내(예를 들어, 트랜치-게이트된 MOSFET가 될 수 있는)에서 반도체 장치의 내부 미세구조를 손상시키지 않게 가능한 얇게 된다. 예를 들어, Strausbaugh 그라인딩기가 사용될 수 있다. 이것은 지지대가 캡(212)에 의해 제공되기 때문에 가능하다. 그라인딩은 웨이퍼(100)의 상기 정면에서 상기 뒷면까지 흐르는 전류에 저항을 감소시킨다.
그라인딩에 대안적인 것으로써, 웨이퍼(100)는 상기 웨이퍼의 뒷면을 둘러싸거나 에칭하므로써 얇아질 수 있다.
바람직하게 가느다란 톱을 사용하여, 절단은 그 다음에 Y-스크라이브선(108)을 따라 웨이퍼(100)의 뒷면에서부터 만들어지고, 상기 절단의 위치에서 실리콘의 약 1 밀리미터의 두께로 남겨진다. 톱을 커프는 W1으로 표시된다. 실리콘의 남아있는 두께는 알려진 실리콘 에칭제를 사용하여 Y-스크라이브선(108)의 영역으로 확장하는 상기 제 1 금속(209)의 일부를 노출시키기 위해 그 다음에 에칭된다. 이러한 경우, 티타늄 부층(202)은 초기에 노출된다. 상기 절단은 접착층(210)과 캡(212)에 상기 제 1 금속층(209)을 통해 항상 확장되지는 않는다. 산출된 구조는 도 7a와 7b에 나타내었다.
폴리이미드, PSG, 비전도성 에폭시, 또는 다른 비전도성 물질로 이루어질 수 있는 절연층(214)은 웨이퍼(100)의 뒷면위에 침전된다. 절연층(214)은 스핀-코팅, 분배(dispensing) 또는 스크린-프린팅에 의해 침전될 수 있고 1 밀리미터 두께가 될 수 있다. 절연층(214)은 도 8a와 8b에 나타낸 바와 같이 절연층(214)의 일부가 상기 제 1 금속층(209)위에 놓이고 상기 웨이퍼(100)의 뒷면 일부가 제거되도록 일반적인 포토리소그래피 및 에칭 기술을 사용하여 마스크되고 에칭된다.
어떤 실시예에서는 특히 만일 상기 캡으로부터 떨어져 마주보고 있는 웨이퍼의 면이 이미 절연층(즉, 패시베이션층)에 의해 덮혀진다면, 절연층의 침전을 생략하는 것이 가능할 수 있다.
티타늄의 부층(216)은 웨이퍼(100)의 뒷면위에 분산되고 알루미늄의 부층(218)은 타타늄 부층(216) 전체에 걸쳐 분산된다. 예를 들어, 티타늄 부층(216)은 500Å 두께가 될 수 있고 알루미늄 부층(218)은 3㎛ 두께가 될 수 있다. 부층(216)과 (218)은 그 다음에 도 9a와 9b에 나타낸 부층(216)과 (218)의 일부가 남도록 종래의 포토리소그래피 및 에칭 공정을 사용하여 마스크되고 에칭된다. 부층(216), (218)의 색션(216G), (218G)는 스크라이브선 영역(108)에 상기 제 1 금속층(209)과 접촉하고 색션(216G), (218G)는 상기 제 1 금속층(209)에 의해 게이트 연결패드(106G)와 전기적인 접촉을 한다. 부층(216), (218)의 색션(216S), (218S)는 스크라이브선 영역(108)안에 상기 제 1 금속층(209)과 접촉하고 제 1 금속층(209)에 의해 소스 연결패드(106S)와 전기적인 접촉을 한다. 색션층(216), (218)의 색션(216D), (218D)는 MOSFET의 드레인 터미널로 표현되는 다이스(100A), (100B)의 뒷면과 접촉한다. 색션(216G), (218G), (216S), (218S)는 다이스(100A), (100B)의 뒷면위에 절연층(214) 전체에 걸쳐 확장한다. 색션(216G), (218G), (216S), (218S), (216D), (218D)은 서로 전기적으로 절연된다.
10㎛ 니켈 부층(220)은 그 다음에 알루미늄 부층(218G), (218S), (218D)의 상부 표면위에 전기도금하지 않고 도금되고 0.1㎛ 금 부층(222)은 니켈 부층(220)위에 도금된다. 산출된 구조는 색션(216G), (218G)위에 각각 놓여있는 부층(220)과 (222)의 일부(220G) 및 (222G), 색션(216S), (218S)위에 각각 놓여있는 부층(220)과 (222)의 일부(220S) 및 (222S), 색션(216D), (218D)위에 각각 놓여있는 부층(220)과 (222)의 일부(220D) 및 (222D)로 도 10a-10b에 나타낸다.
각각의 다이스(100A), (100B)안에 부층(216), (220), (222), (224)은 제 2 금속층(223)을 형성한다. 다른 실시예에서, 상기 제 2 금속층(223)은 네개보다 적거나 많은 부층을 포함하고, 상기 부층은 분산, 증발, 전기를 사용하지 않는 또는 전기분해 도금, 또는 스크린-페인팅과 같은 알려진 공정에 의해 침전될 수 있다. 부층(216), (218), (220), (222)은 때때로 여기에 총체적으로 "제 2 금속층(223)"으로 불려진다.
도 11a와 11b네 나타낸 바와 같이, 솔더 페이스트는 상기 제 2 금속층(224)위에 스크린-프린트되고 그 다음에 솔더 기둥(224G), (224S), 및 (224D)를 형성하기 위해 다시 흘려진다. 상기 솔더 페이스트는 4-5 mils 두께가 될 수 있다. 솔더 기둥(224G), (224S), (224D)은 서로 전기적으로 절연된다. 솔더 볼, 스터드 또는 층은 솔더 기둥 대신에 사용될 수 있다.
결국, 도 12a와 12b에 나타낸 바와 같이, 다이스(100A), (100B)는 다이스의 뒷면에서 정면까지 바람직하게 제 1 절단과 동일한 방향으로 Y-스크라이브선을 따라 캡(212)을 톱질-절단하므로써 분리된다. 상기 절단(W2)의 커프는 상기 제 1 및 제 2 금속층(209), (223)의 상기 일부가 적절하게 왼쪽으로 스크라이브선 영역안으로 확장하기 위해 W1보다 적다. 톱질-절단에 대한 대안으로써, 캡(212)은 포토리소그래픽 패턴과 에칭과 같은 다른 알려진 공정을 사용하여 절단될 수 있다.
다이(100A)를 포함하는 산출된 반도체 패키지(226)는 도 13의 횡단면도에 나타내었다. 패키지(226)는 다이(100A) 전체에 걸쳐 캡(212A)으로 맞춰진다. 다이(100A)는 캡(212A)와 마주보고 있는 다이(100A)의 정면과 캡(212A)로부터 떨어져 마주보고 있는 다이(100A)의 뒷면을 가지는 캡(212A)에 부착된다. 다이(100A)는 X1보다 적은 너비 X2를 가진다. 연결패드(106G)는 다이(100A)내에서 반도체 장치와 전기적인 접촉을 한다. 상기 게이트 금속층(102G)과 게이트 연결패드(106G)는 다이(100A)와 캡(212A)사이에 위치된다. 상기 제 1 금속층(209)은 게이트 연결패드(106G)와 전기적인 접촉을 한다. 상기 제 1 금속층(209)의 제 1 색션(209A)은 게이트 금속층(102G)과 캡(212A) 사이에 위치되고, 상기 제 1 금속층(209)의 제 2 색션(209B)은 게이트 금속층(102G)의 가장자리를 넘어 옆으로 확장한다. 제 2 금속층(223)은 제 1 및 제 2 색션(223A)과 (223B)를 가진다. 상기 제 2 금속층(223)의 상기 제 1 색션(223A)은 상기 다이(100A)의 가장자리를 넘는 위치에서 상기 제 1 금속층9209)의 상기 제 2 색션과 접촉하고 절연층(214)에 의해 다이(100A)의 뒷면으로부터 절연된다. 상기 제 2 금속층(223)의 상기 제 1 색션(223A)은 또한 상기 다이(100A)의 상기 가장자리를 따라 빗각으로 확장한다. 상기 제 2 금속층(223)의 상기 제 2 색션(223B)은 상기 다이(100A)의 뒷면과 전기적인 접촉을 한다.
상기 제 1 금속층(209)은 상기 다이(100A)의 상기 가장자리를 넘어 확장하는 제 1 "플랜지(209F)"에서 말단을 이루고, 상기 제 2 금속층은 상기 다이(100A)의 상기 가장자리를 따라 확장하고 상기 다이(100A)의 상기 가장자리를 넘어 제 2 "플랜지(223F)"에서 말단을 이루고, 상기 제 1 및 제 2 플랜지(209F)는 서로 접촉을 하고 다이(100A)의 상기 면에 평행한 방향으로 다이(10A)로부터 세로로 밖으로 확장하는 것은 명확해질 것이다.
패키지(226)는 예를 들어, 솔더 기둥(224G), (224D)를 사용하는 PCB위에 쉽게 장착될 수 있다. 솔더 기둥(224S)은 도 13에 나타내지 않았지만 MOSFET의 소스, 게이트 및 드레인이 외부 회로에 접속될 수 있도록 PCB에 접속될 것이다. 상기 드레인 터미널은 다이(100A)의 뒷면위에 있고 제 2 금속층(223)의 색션(223B)을 거쳐 전기적으로 접속된다. 패키지(226)는 와이어 결합을 포함하지 않고, 나타낸 바와 같이 전체 웨이퍼를 사용하는 일괄 공정로 제조될 수 있다.
도 14는 솔더 기둥 대신에 솔더 볼(230)을 포함하는 반도체 패키지(226)의 실시예를 나타낸다. 상기 솔더 볼은 솔더 페이스트를 침전시키고 역류하므로써 또는 스크린-프린팅 또는 솔더 제팅(예를 들어, 독일 Nauen 14641, Am Schlangenhorst 15-17, Pac Tech GmbH같은 것을 사용하여)과 같은 다른 공정에 의하므로써, 또는 일본 Kanazawa 920-8681, Mameda-Honmachi, Shibuya Kogyo Co.,Ltd의 웨이퍼 레벨 솔더 볼 마운터를 사용하므로써 종래의 방법으로 적용될 수 있다. 전도성 중합체 범프는 예를 들어 열경화성 중합체, B-상태 접착제, 또는 열가소성 중합체를 사용하는 또다른 대안이다.
본 발명에 따른 반도체 패키지는 에폭시 캡슐 또는 본드 와이어를 필요로 하지 않는다; 다이에 부착된 기판은 다이를 보호하고 다이를 위한 열흡수 물질로서 작용하기 위해 사용된다; 패키지는 매우 작고(예를 들어 몰딩된 패키지 크기의 50%) 얇다; 상기 패키지는 특히 웨이퍼가 더 얇게 연마된 경우 반도체 장치를 위해 매우 낮은 온-저항을 제공한다; 상기 패키지는 몰드나 리드프레임을 필요로 하지 않기 때문에 생산하기에 경제적이다; 그리고 상기 패키지는 다이오드, MOSFETs, JFETs, 바이폴라 트랜지스터, 및 다양한 형태의 IC 칩과 같은 다수의 반도체 장치에서 사용될 수 있다.
이 발명의 특정한 실시예가 설명되었지만, 상기 설명된 실시예는 설명하기 위한 의도이고 제한되지 않는다. 당업자에게는 이 발명의 넓은 범위내에서 많은 대안적인 실시예가 가능하다는 것이 분명할 것이다.

Claims (70)

  1. 정면과 뒷면을 가지고 스크라이브선에 의해 분리되는 다수의 다이스를 구비하는 반도체 웨이퍼를 제공하고, 각각의 다이는 반도체 장치를 구비하고, 다이의 정면 표면은 패시베이션층과 반도체 장치와 전기적인 접촉을 하는 적어도 하나의 연결패드를 구비하고;
    적어도 하나의 연결패드와 전기적인 접촉을 하는 제 1 금속층을 형성하고, 제 1 금속층의 일부는 다이의 가장자리를 넘어 옆으로 확장하고;
    웨이퍼의 정면에 캡을 부착하고;
    제 1 절단을 형성하기 위한 스크라이브선 영역에 웨이퍼의 뒷면으로부터 반도체 웨이퍼를 통해 절단하고, 상기 제 1 절단은 제 1 커프 W1를 가지고 제 1 금속층의 일부를 노출시키고;
    다이의 뒷면의 적어도 일부위에 비전도성층을 형성하고;
    제 2 금속층을 형성하고, 상기 제 2 금속층은 상기 제 1 금속층과 전기적인 접촉을 하고 비전도성층에 전체에 걸쳐 확장하는 제 1 색션을 가지고; 및
    제 1 커프 W1보다 적은 제 2 커프 W2를 가지는 제 2 절단을 형성하기 위해 스크라이브선 영역에 캡을 통해 절단하고, 상기 제 2 절단은 상기 제 1 및 제 2 금속층 사이에 접촉하는 영역에 위치되는 것을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  2. 제 1 항에 있어서,
    상기 반도체 장치는 MOSFET이고 다이의 정면은 소스 연결패드와 게이트 연결패드를 구비하고, 상기 제 1 금속층의 소스 일부는 상기 소스 연결패드와 접촉하고 있고, 상기 제 1 금속층의 게이트 일부는 상기 게이트 연결패드와 전기적인 접촉을 하고, 상기 제 1 금속층의 소스와 게이트 일부는 서로 전기적으로 절연되고, 상기 제 2 금속층의 제 1 색션은 상기 제 1 금속층의 소스부와 접촉하고, 상기 제 2 금속층은 상기 제 1 금속층의 게이트부와 접촉하는 제 2 색션과 다이의 뒷면위에 드레인 터미널과 접촉하는 제 3 색션을 구비하고, 상기 제 2 금속층의 상기 제 1, 제 2 및 제 3 색션은 서로 전기적으로 절연되는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  3. 제 1 항에 있어서,
    제 1 금속부층을 분산하고 제 1 금속부층위에 제 2 금속부층을 분산하는 것을 구비하는 제 1 금속층을 형성하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  4. 제 3 항에 있어서,
    상기 제 1 금속부층은 티타늄을 구비하고 상기 제 2 금속부층은 알루미늄을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  5. 제 4 항에 있어서,
    제 2 금속부층위에 제 3 금속부층을 도금하는 것을 구비하는 제 1 금속부층을 형성하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  6. 제 5 항에 있어서,
    상기 제 3 금속부층은 니켈을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  7. 제 6 항에 있어서,
    상기 제 3 금속부층위에 제 4 금속부층을 도금하는 것을 구비하는 제 1 금속부층을 형성하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  8. 제 7 항에 있어서,
    상기 제 4 금속부층은 금을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  9. 제 1 항에 있어서,
    상기 캡은 유리, 플라스틱 알루미늄 및 구리로 이루어진 그룹에서 선택된 물질로 만들어지는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  10. 제 1 항에 있어서,
    비전도성 접착제로 캡을 부착하는 것을 구비하는 웨이퍼의 정면에 캡을 부착하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  11. 제 1 항에 있어서,
    상기 웨이퍼의 정면에 캡을 부착한 후 상기 반도체 웨이퍼를 얇게 하는 것을 더 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  12. 제 11 항에 있어서,
    상기 반도체 웨이퍼를 얇게 하는 것은 상기 웨이퍼의 뒷면을 그라인딩하는 것을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  13. 제 11 항에 있어서,
    상기 반도체 웨이퍼를 얇게 하는 것은 상기 웨이퍼의 뒷면을 둘러싸는 것을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  14. 제 11 항에 있어서,
    상기 반도체 웨이퍼를 얇게 하는 것은 상기 웨이퍼의 뒷면을 에칭하는 것을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  15. 제 11 항에 있어서,
    상기 웨이퍼를 얇게 하는 것은 상기 웨이퍼내에서 상기 반도체 장치의 내부 미세구조의 손상없이 가능한 얇게 만드는 것을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  16. 제 1 항에 있어서,
    상기 웨이퍼의 뒷면으로부터 상기 반도체 웨이퍼를 통해 절단하는 것은 가느다란 톱으로 절단하고 에칭하는 것을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  17. 제 1 항에 있어서,
    상기 제 1 절단은 상기 제 1 금속층을 통해 완전히 확장되지 않는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  18. 제 1 항에 있어서,
    상기 다이의 뒷면위에 비전도성층을 형성하는 것은
    비전도성 물질층을 침전시키고;
    비전도성 물질층위에 마스크층을 침전시키고;
    마스크층에 구멍을 형성하기 위해 마스크층의 일부를 제거하고, 다이의 뒷면의 제 2 색션과 상기 제 1 금속층의 일부 위에 놓인 상기 구멍은 상기 제 1 절단에 의해 노출되고; 및
    마스크층에 구멍을 통해 비전도성 물질층을 에칭하는 것을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  19. 제 1 항에 있어서,
    상기 다이의 뒷면위에 비전도성층을 형성하는 것은 스크린-페인팅을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  20. 제 1 항에 있어서,
    제 2 금속층을 형성하는 것은 제 1 금속부층을 분산하고 상기 제 1 금속부층위에 제 2 금속부층을 분산하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  21. 제 20 항에 있어서,
    상기 제 1 금속부층은 티타늄을 구비하고 상기 제 2 금속부층은 알루미늄을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  22. 제 21 항에 있어서,
    제 2 금속부층을 형성하는 것은 제 2 금속부층위에 제 3 금속부층을 도금하는 것을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  23. 제 22 항에 있어서,
    상기 제 3 금속부층은 니켈을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  24. 제 23 항에 있어서,
    제 2 금속부층을 형성하는 것은 상기 제 3 금속부층위에 제 4 금속부층을 도금하는 것을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  25. 제 24 항에 있어서,
    상기 제 4 금속부층은 금을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  26. 제 1 항에 있어서,
    상기 제 2 금속층의 적어도 일부위에 적어도 하나의 솔더 기둥을 형성하는 것을 더 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  27. 제 1 항에 있어서,
    상기 제 2 금속층의 적어도 일부위에 적어도 하나의 솔더 볼을 형성하는 것을 더 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  28. 제 27 항에 있어서,
    적어도 하나의 솔더 볼을 형성하는 것은 스크린 프린팅을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  29. 제 27 항에 있어서,
    적어도 하나의 솔더 볼을 형성하는 것은 솔더 제팅(jetting)을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  30. 제 1 항에 있어서,
    제 2 금속층의 적어도 일부위에 적어도 하나의 전도성 중합체 볼을 형성하는 것을 더 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  31. 제 1 항에 있어서,
    상기 캡을 통해 절단하는 것은 톱질을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  32. 제 1 항에 있어서,
    상기 캡을 통해 절단하는 것은 포토리소그래피 패터닝과 에칭을 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  33. 제 1 항에 있어서,
    상기 다이스를 분리하기 위해 상기 제 1 및 제 2 절단에 수직한 방향으로 상기 웨이퍼와 상기 캡을 통해 절단하는 것을 더 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  34. 제 1 항에 있어서,
    상기 반도체 장치는 MOSFET를 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  35. 제 1 항에 있어서,
    상기 반도체 장치는 다이오드를 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  36. 제 1 항에 있어서,
    상기 반도체 장치는 JFET를 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  37. 제 1 항에 있어서,
    상기 반도체 장치는 바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  38. 제 1 항에 있어서,
    상기 반도체 장치는 IC를 구비하는 것을 특징으로 하는 반도체 장치 패키지 제조공정.
  39. 정면과 뒷면을 가지고 스크라이브선에 의해 분리된 다수의 다이스를 구비하는 반도체 웨이퍼를 제공하고, 각각의 다이는 파워 MOSFET를 구비하고, 다이의 정면 표면은 패시베이션층, 게이트 연결패드 및 소스 연결패드를 구비하고, 다이의 뒷면은 드레인 터미널을 구비하고;
    상기 게이트 연결패드와 전기적인 접촉을 하는 정면 게이트 금속층을 형성하고, 상기 정면 게이트 금속층의 일부는 상기 다이의 가장자리를 넘어 옆으로 확장하고;
    상기 소스 연결패드와 전기적인 접촉을 하는 정면 소스 금속층을 형성하고, 상기 정면 소스 금속층의 일부는 상기 다이의 가장자리를 넘어 옆으로 확장하고, 상기 정면 게이트와 정면 소스 금속층은 서로 전기적으로 절연되고;
    상기 웨이퍼의 정면에 캡을 부착하고;
    제 1 절단을 형성하기 위해 스크라이브선 영역안에 웨이퍼의 뒷면으로부터 반도체 웨이퍼를 통해 절단하고, 상기 제 1 절단은 제 1 커프 W1을 가지고 정면 게이트 및 정면 소스 금속층을 노출하고;
    상기 다이의 뒷면의 일부위에 비전도성층을 형성하고, 상기 비전도성층은 상기 정면 게이트 금속층의 노출된 일부, 상기 정면 소스 금속층의 노출된 일부 및 상기 MOSFET의 드레인 터미널의 노출된 일부를 덮지 않고;
    뒷면 게이트 금속층을 형성하고, 상기 뒷면 게이트 금속층은 비전도성층을 전체에 걸쳐 확장하고 접촉 제 1 영역안에 정면 게이트 금속층을 전기적으로 접촉하고;
    뒷면 소스 금속층을 형성하고, 상기 뒷면 소스 금속층은 비전도성층을 전체에 걸쳐 확장하고 접촉 제 2 영역안에 정면 소스 금속층을 전기적으로 접촉하고;
    상기 MOSFET의 드레인 터미널과 전기적인 접촉을 하는 상기 다이의 뒷면위에 뒷면 드레인 금속층을 형성하고;
    상기 제 1 커프 W1보다 적은 제 2 커프 W2를 가지는 제 2 절단을 형성하기 위해 스크라이브선 영역에서 캡을 통해 절단하고, 상기 제 2 절단은 접촉의 제 1 및 제 2 영역 위치에 놓여지고; 및
    다이스를 분리하기 위해 상기 제 1 및 제 2 절단에 수직인 방향으로 웨이퍼와 캡을 통해 절단하는 것을 구비하는 것을 특징으로 하는 파워 MOSFET용 패키지 제조공정.
  40. 제 39 항에 있어서,
    상기 제 1 절단은 상기 제 1 및 제 2 금속층을 통해 완전히 확장되지 않는 것을 특징으로 하는 파워 MOSFET용 패키지 제조공정.
  41. 공정은 다이가 반도체 웨이퍼의 일부가 되는 동안에 시작하고,
    공정은:
    상기 다이의 가장자리를 넘어 상기 다이의 정면위에 제 1 위치에서 상기 웨이퍼의 영역까지 옆으로 확장하는 제 1 금속층을 형성하고;
    상기 웨이퍼의 제 1 면에 캡을 부착하고;
    상기 금속층의 일부를 노출시키기 위해 상기 웨이퍼의 제 2 면으로부터 상기 반도체 웨이퍼를 통해 절단하고;
    상기 다이의 제 2 면위에 제 2 위치에서 상기 다이의 가장자리를 따라 상기 다이의 가장자리를 넘어 제 1 금속층과 접촉하는 영역까지 옆으로 확장하는 제 2 금속층을 형성하고; 및
    상기 제 1 및 제 2 금속층 사이에 접촉 영역이 원래대로 남아있는 동안에 상기 캡을 통해 절단하는 것을 구비하는 것을 특징으로 하는 반도체 다이의 제 1 면위에 제 1 위치와 반도체 다이의 제 2 면위에 제 2 위치 사이에 전기적인 접속을 하기 위한 공정.
  42. 제 41 항에 있어서,
    상기 다이의 제 2 면의 적어도 일부와 이웃한 비전도성층을 형성하는 것을 구비하고, 상기 제 2 금속층의 일부는 상기 비전도성층위에 놓여있는 것을 특징으로 하는 공정.
  43. 제 41 항에 있어서,
    상기 반도체 웨이퍼를 절단하는 것은 상기 제 1 금속층의 일부를 노출시키기 위해 상기 반도체 웨이퍼를 에칭하는 것을 구비하는 것을 특징으로 하는 공정.
  44. 반도체 장치를 포함하는 반도체 다이, 상기 다이의 정면은 상기 반도체 장치의 적어도 하나의 터미널과 전기적인 접촉을 하는 적어도 하나의 연결패드를 구비하고;
    상기 다이의 정면에 부착된 캡;
    상기 연결패드와 전기적인 접촉을 하는 제 1 금속층, 상기 제 1 금속층의 제 1 일부는 상기 다이와 상기 캡 사이에 위치되고 상기 제 1 금속층의 제 2 일부는 상기 다이의 가장자리를 넘어 옆으로 확장하고; 및
    상기 다이의 뒷면의 일부와 이웃한 비전도성층; 및
    제 1 색션을 구비하는 제 2 금속층, 상기 제 2 금속층의 제 1 색션은 상기 다이의 가장자리를 넘는 위치에서 제 1 금속층의 제 2 일부와 전기적인 접촉을 하고 상기 다이의 뒷면위에 비전도성층과 이웃한 위치까지 상기 다이의 가장자리 주위에 확장하는 것을 구비하는 것을 특징으로 하는 반도체 장치용 패키지.
  45. 제 44 항에 있어서,
    상기 다이는 상기 반도체 장치의 내부 미세구조를 손상시키지 않는 가능한 얇은 것을 특징으로 하는 패키지.
  46. 제 44 항에 있어서,
    상기 제 2 금속층의 제 1 색션은 상기 다이의 가장자리와 이웃한 경사부를 포함하는 것을 특징으로 하는 패키지.
  47. 제 44 항에 있어서,
    상기 제 1 금속층은 다수의 부층을 포함하는 것을 특징으로 하는 패키지.
  48. 제 44 항에 있어서,
    상기 제 1 금속층은 적어도 하나의 분산된 부층을 포함하는 것을 특징으로 하는 패키지.
  49. 제 44 항에 있어서,
    상기 제 1 금속층은 적어도 하나의 도금된 부층을 포함하는 것을 특징으로 하는 패키지.
  50. 제 44 항에 있어서,
    상기 제 2 금속층은 다수의 부층을 포함하는 것을 특징으로 하는 패키지.
  51. 제 44 항에 있어서,
    상기 제 2 금속층은 적어도 하나의 분산된 부층을 포함하는 것을 특징으로 하는 패키지.
  52. 제 44 항에 있어서,
    상기 제 2 금속층은 적어도 하나의 도금된 부층을 포함하는 것을 특징으로 하는 패키지.
  53. 제 44 항에 있어서,
    상기 제 2 금속층은 상기 다이의 뒷면위에 상기 반도체 장치의 제 2 터미널과 전기적인 접촉을 하는 제 2 색션을 포함하고, 상기 제 2 금속층의 상기 제 2 색션은 상기 제 2 금속층의 상기 제 1 색션으로부터 전기적으로 절연되는 것을 특징으로 하는 패키지.
  54. 제 44 항에 있어서,
    상기 제 2 금속층의 상기 제 1 색션과 접촉하는 적어도 하나의 제 1 솔더 기둥과 상기 제 2 금속층의 상기 제 2 색션과 접촉하는 적어도 하나의 제 2 솔더 기둥을 구비하는 것을 특징으로 하는 패키지.
  55. 제 44 항에 있어서,
    상기 제 2 금속층의 상기 제 1 색션과 접촉하는 적어도 하나의 제 1 솔더 볼과 상기 제 2 금속층의 상기 제 2 색션과 접촉하는 적어도 하나의 제 2 솔더 볼을 구비하는 것을 특징으로 하는 패키지.
  56. 제 44 항에 있어서,
    상기 제 1 금속층과 접촉하는 적어도 하나의 전도성 중합체 볼과 상기 제 2 금속층과 접촉하는 적어도 하나의 제 2 전도성 중합체 볼을 구비하는 것을 특징으로 하는 패키지.
  57. 제 44 항에 있어서,
    상기 캡의 가장자리는 상기 다이의 가장자리를 넘어 옆으로 확장하는 것을 특징으로 하는 패키지.
  58. 제 44 항에 있어서,
    상기 캡은 너비 X1을 가지고 상기 다이는 너비 X2를 가지고, X1이 X2보다 큰 것을 특징으로 하는 패키지.
  59. 제 44 항에 있어서,
    상기 다이는 수직 파워 MOSFET를 구비하는 것을 특징으로 하는 패키지.
  60. 제 44 항에 있어서,
    상기 다이는 다이오드를 구비하는 것을 특징으로 하는 패키지.
  61. 제 44 항에 있어서,
    상기 다이는 바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 패키지.
  62. 제 44 항에 있어서,
    상기 다이는 JFET를 구비하는 것을 특징으로 하는 패키지.
  63. 제 44 항에 있어서,
    상기 다이는 IC를 구비하는 것을 특징으로 하는 패키지.
  64. MOSFET를 포함하고 너비 X2를 가지는 반도체 다이, 상기 다이의 정면은 소스 터미널과 전기적인 접촉을 하는 소스 연결패드와 게이트 터미널과 전기적인 접촉을 하는 게이트 연결패드를 구비하고, 상기 다이의 뒷면은 드레인 터미널을 구비하고;
    너비 X2보다 큰 너비 X1을 가지고 상기 다이의 정면에 부착되는 캡;
    상기 소스 연결패드와 전기적인 접촉을 하는 제 1 소스 금속층, 상기 제 1 소스 금속층의 제 1 일부는 상기 다이와 상기 캡 사이에 위치되고 상기 제 1 소스 금속층의 제 2 일부는 상기 다이의 가장자리를 넘어 옆으로 확장하고;
    상기 게이트 연결패드와 전기적인 접촉을 하는 제 1 게이트 금속층, 상기 제 1 게이트 금속층의 제 1 일부는 상기 다이와 상기 캡 사이에 위치되고 상기 제 1 게이트 금속층의 제 2 일부는 상기 다이의 가장자리를 넘어 옆으로 확장하고;
    상기 다이의 뒷면의 일부와 이웃한 비전도성층; 및
    상기 다이의 가장자리를 넘는 위치에서 상기 제 1 소스 금속층의 제 2 일부와 전기적인 접촉을 하고 상기 다이의 뒷면위에 비전도성층과 이웃한 위치까지 상기 다이의 가장자리 주위에 확장하는 제 2 소스 금속층;
    상기 다이의 가장자리를 넘는 위치에서 상기 제 1 게이트 금속층의 제 2 일부와 전기적인 접촉을 하고 상기 다이의 뒷면위에 비전도성층과 이웃한 위치까지 상기 다이의 가장자리 주위에 확장하는 제 2 게이트 금속층, 상기 제 1 및 제 2 소스 금속층은 상기 제 1 및 제 2 게이트 금속층으로부터 전기적으로 절연되고; 및
    상기 드레인 터미널과 접촉하는 상기 다이의 뒷면위에 드레인 금속층을 구비하는 것을 특징으로 하는 MOSFET용 패키지.
  65. 제 64 항에 있어서,
    상기 제 2 소스 금속층과 접촉하는 적어도 하나의 솔더 기둥, 상기 제 2 게이트 금속층과 접촉하는 적어도 하나의 솔더 기둥 및 상기 드레인 금속층과 접촉하는 적어도 하나의 솔더 기둥을 구비하는 것을 특징으로 하는 MOSFET용 패키지.
  66. 제 64 항에 있어서,
    상기 제 2 소스 금속층과 접촉하는 적어도 하나의 솔더 볼, 상기 제 2 게이트 금속층과 접촉하는 적어도 하나의 솔더 볼 및 상기 드레인 금속층과 접촉하는 적어도 하나의 솔더 볼을 구비하는 것을 특징으로 하는 MOSFET용 패키지.
  67. 제 64 항에 있어서,
    상기 제 2 소스 금속층과 접촉하는 적어도 하나의 전도성 중합체 볼, 상기 제 2 게이트 금속층과 접촉하는 적어도 하나의 전도성 중합체 볼 및 상기 드레인 금속층과 접촉하는 적어도 하나의 전도성 중합체 볼을 구비하는 것을 특징으로 하는 MOSFET용 패키지.
  68. 반도체 장치를 구비하는 반도체 다이, 연결패드를 구비하는 상기 다이의 제 1 면;
    상기 다이의 제 1 면에 부착되는 캡;
    상기 연결패드와 전기적인 접촉을 하는 제 1 금속층, 상기 제 1 금속층은 옆으로 확장하고 상기 다이의 가장자리를 넘어 제 1 플랜지에서 말단을 이루고; 및
    제 2 금속층은 상기 다이의 제 2 면에서 상기 다이의 가장자리를 따라 확장하고 상기 다이의 가장자리를 넘어 제 2 플랜지에서 말단을 이루고, 상기 제 1 플랜지와 접촉하는 상기 제 2 플랜지를 구비하는 것을 특징으로 하는 반도체 장치용 패키지.
  69. 제 68 항에 있어서,
    상기 캡의 가장자리는 상기 다이의 가장자리를 넘어 옆으로 확장하는 것을 특징으로 하는 반도체 장치용 패키지.
  70. 제 68 항에 있어서,
    상기 제 1 및 제 2 플랜지는 다이의 상기 면에 평행한 방향으로 다이로부터 세로로 바깥쪽으로 확장하는 것을 특징으로 하는 반도체 장치용 패키지.
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