KR20010029140A - Power device with trench gate structure - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 전력소자에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a power device.
BCD(Bipolar-CMOS-DMOS) 공정에 사용되는 고전압 LDMOS(lateral double diffused MOS) 소자는 기존 MOS 소자의 채널영역과 높은 항복전압을 견딜 수 있는 저농도의 표류층(drift layer)으로 나누어진다. BCD 공정측면에서 CMOS의 확산층 농도는 DMOS 전력소자의 채널영역 농도와 동일하나, 채널영역의 비교적 낮은 농도로 인해 짧은 채널효과(short channel effect)가 야기되어 소자의 특성 저하가 발생한다.The high voltage lateral double diffused MOS (LDMOS) device used in the BCD (Bipolar-CMOS-DMOS) process is divided into a channel region of a conventional MOS device and a low concentration drift layer capable of withstanding high breakdown voltage. In terms of the BCD process, the diffusion layer concentration of the CMOS is the same as the channel region concentration of the DMOS power device, but due to the relatively low concentration of the channel region, a short channel effect is caused, resulting in deterioration of device characteristics.
또한, 종래의 경우 표류층에 두꺼운 산화막을 구비하는 전력소자를 제조하여 왔으며 채널영역은 기존의 MOS 채널 구조를 채택해 왔는데, LOCOS(local oxidation of silicon) 공정으로 형성된 두꺼운 산화막을 구비하는 DMOS 전력소자는 구조적인 측면에서 표류층의 표면전계감소(RESURF, reduced surface field) 특성이 제한된다.In addition, in the conventional case, a power device having a thick oxide film on a drift layer has been manufactured, and a channel region has adopted a conventional MOS channel structure. A DMOS power device having a thick oxide film formed by a local oxidation of silicon (LOCOS) process is used. In terms of structure, the reduced surface field (RESURF) characteristics of the drift layer are limited.
도1을 참조하여 종래의 n 채널 LDMOS 전력소자의 구조를 설명한다.Referring to Fig. 1, the structure of a conventional n-channel LDMOS power device will be described.
도1에 도시한 바와 같이 n 채널 LDMOS 전력소자는 p형 실리콘 기판(1) 상에 형성된 p+매몰층(buried layer)(2), p+매몰층(2) 상에 형성된 p형 확산층(4), p형 확산층(4)과 일정 간격을 두고 실리콘 기판(1) 상에 형성된 n형 표류층(5), 실리콘 기판(1) 내에 형성되어 n형 표류층(5)을 둘러싸며 그 일측면이 p형 확산층(4)과 접하는 n형 에피층(3), p형 확산층(4) 표면에 형성된 n+소오스 영역(13) 및 p+소오스 콘택 영역(15), n형 표류층(5) 표면에 형성된 n+드레인 영역(14), n+소오스 영역(13)과 n+드레인 영역(14) 사이의 n형 표류층(5)에 형성된 필드절연막(8), 실리콘 기판(1) 상부를 덮는 게이트 절연막(11), 그 일단부가 n+소오스 영역(13)에 인접한 게이트 절연막(11) 상에 위치하고 그 타단부가 필드절연막(8) 상에 위치하며 다결정 실리콘으로 이루어지는 게이트 전극(12), 게이트 전극(12) 및 게이트 절연막(11)을 덮는 층간절연막(16), 층간 절연막(16) 및 게이트 절연막(11)을 통과하여 n+소오스 영역(13) 및 p+소오스 콘택영역(15)과 연결되는 소오스 전극(17), 그리고 n+드레인 영역(14)과 연결되는 드레인 전극(18)으로 이루어진다.As shown in FIG. 1, the n-channel LDMOS power device includes a p + buried layer 2 formed on a p-type silicon substrate 1 and a p-type diffusion layer 4 formed on a p + buried layer 2. , the n-type drifting layer 5 formed on the silicon substrate 1 at a predetermined distance from the p-type diffusion layer 4, and formed in the silicon substrate 1 to surround the n-type drifting layer 5 and one side thereof n-type epitaxial layer 3 in contact with the p-type diffusion layer 4, n + source region 13 and p + source contact region 15 formed on the surface of the p-type diffusion layer 4, n-type drift layer 5 surface Covering the top surface of the silicon substrate 1 and the field insulating film 8 formed in the n-type drift layer 5 formed between the n + drain region 14, the n + source region 13 and the n + drain region 14. The gate insulating film 11, one end of which is on the gate insulating film 11 adjacent to the n + source region 13, and the other end of which is located on the field insulating film 8, and the gate electrode 12 made of polycrystalline silicon, the gate The interlayer insulating film 16 covering the electrode 12 and the gate insulating film 11, the interlayer insulating film 16, and the gate insulating film 11 pass through the n + source region 13 and the p + source contact region 15. The source electrode 17 and the drain electrode 18 connected to the n + drain region 14.
전술한 구조를 갖는 종래의 n 채널 LDMOS 전력소자에서, 채널 영역을 이루는 p형 확산층(4)의 농도가 n형 표류층(5)의 농도와 비슷하거나 다소 낮은 경우 소자의 성능을 높이기 위해 채널길이를 작게 할 때에 짧은 채널효과가 발생되어 소자의 신뢰성이 저하된다. 또한 종래의 전력소자에서는 p형 확산층(4)과 n형 표류층(5) 접합으로부터 드레인 영역을 향해 공핍층의 확장에 의해 소자의 항복전압이 결정되는데 주로 표류층(5)의 길이 및 깊이, 농도 등이 주요 변수로 작용이 되며, 소자의 RESURF 특성이 제한된다.In the conventional n-channel LDMOS power device having the above-described structure, when the concentration of the p-type diffusion layer 4 constituting the channel region is similar to or slightly lower than that of the n-type drift layer 5, the channel length is increased to increase the performance of the device. When is made small, a short channel effect occurs and the reliability of the device is lowered. Also, in the conventional power device, the breakdown voltage of the device is determined by the expansion of the depletion layer from the junction of the p-type diffusion layer 4 and the n-type drifting layer 5 toward the drain region. Concentration is the main variable, and the RESURF characteristics of the device are limited.
상술한 바와 같이 종래의 LDMOS 전력소자는 채널영역에서 짧은 채널 효과가 발생하고, 표류층 상에서의 RESURF 특성이 불순물 농도 및 접합 깊이, 표류층 길이 등에 의해 다소 제한되므로, 소자의 성능을 향상시키는데에 구조적인 측면에서 어려운 문제점을 가지고 있다.As described above, the conventional LDMOS power device has a short channel effect in the channel region, and the RESURF characteristics on the drift layer are somewhat limited by the impurity concentration, the junction depth, the drift layer length, and the like. In terms of difficulties.
상술한 바와 같은 종래 전력 소자 구조 및 공정기술에 대한 문제점을 해결하기 위한 본 발명은, LDMOS형 전력소자에 있어서 채널영역에 트렌치를 형성하여 짧은 채널효과를 방지하며, 동시에 표류층에서 게이트 가장자리에 트렌치를 형성하여 공핍층의 확장을 억제시킴으로써 결과적으로 소자의 RESURF 특성이 촉진되어 항복전압 및 온(on) 저항 특성을 개선시킬 수 있는 트렌치 게이트 구조의 전력소자를 제공하는데 그 목적이 있다.The present invention for solving the problems of the conventional power device structure and process technology as described above, in the LDMOS type power device to form a trench in the channel region to prevent short channel effect, at the same time trench in the gate edge in the drift layer The purpose of the present invention is to provide a trench gate structure power device capable of improving the breakdown voltage and on-resistance characteristics by promoting the RESURF characteristics of the device by forming a suppression of expansion of the depletion layer.
도1은 종래의 LDMOS 전력소자의 단면도,1 is a cross-sectional view of a conventional LDMOS power device;
도2a는 본 발명의 제1 실시예에 따라 트렌치 게이트를 구비하는 LDMOS 전력소자의 단면도,2A is a cross-sectional view of an LDMOS power device having a trench gate in accordance with a first embodiment of the present invention;
도2b는 본 발명의 제2 실시예에 따라 트렌치 게이트를 구비하는 LDMOS 전력소자의 단면도,2B is a cross-sectional view of an LDMOS power device having a trench gate in accordance with a second embodiment of the present invention;
도3a 내지 도3f는 도2a에 나타낸 트렌치 게이트 구조의 LDMOS 전력소자 제조 공정 단면도.3A to 3F are cross-sectional views of an LDMOS power device fabrication process of the trench gate structure shown in FIG.
*도면의 주요부분에 대한 도면 부호의 설명** Description of reference numerals for the main parts of the drawings *
1: p형 실리콘 기판(p type silicon substrate)1: p type silicon substrate
2: p+매몰층(p+buried layer)2: p + buried layer (p + buried layer)
3: n형 에피층(n type epitaxial layer)3: n type epitaxial layer
4: p형 확산층(p type diffused layer)4: p type diffused layer
5: n형 표류층(n type drift layer)5: n type drift layer
6: 저온 산화막(Low temperature oxide layer)6: low temperature oxide layer
PR: 감광막 패턴(Photoresist pattern)PR: Photoresist pattern
8: 필드 절연막(Field insulator)8: Field Insulator
9a, 9b: 트렌치(Trench)9a, 9b: trench
10: p형 불순물층(p type impurity layer)10: p type impurity layer
11: 게이트 절연막(Gate insulator)11: Gate insulator
12: 게이트 전극(Gate electrode)12: gate electrode
12A: 다결정 실리콘막(poly silicon layer)12A: poly silicon layer
13: n+소오스 영역(n+source region)13: n + source region (n + source region)
14: n+드레인 영역(n+drain region)14: n + drain region (n + drain region)
15: p+소오스 콘택영역(p+source contact region)15: p + source contact region (p + source contact region)
16: 층간절연막(Inter dielectrics)16: Inter dielectrics
17: 소오스 전극(Source electrode)17: source electrode
18: 드레인 전극(Drain electrode)18: drain electrode
상기와 같은 목적을 달성하기 위한 본 발명은 제1 도전형의 채널영역 및 제2 도전형의 표류영역을 덮는 게이트 전극을 구비하는 전력소자에 있어서, 상기 채널영역에 제1 트렌치를 구비하고, 상기 표류영역에 제2 트렌치를 구비하여, 상기 게이트 전극이 상기 제1 트렌치 및 상기 제2 트렌치와 중첩되는 전력소자를 제공한다.According to an aspect of the present invention, there is provided a power device including a gate electrode covering a channel region of a first conductivity type and a drift region of a second conductivity type, wherein the channel region includes a first trench. A second trench is disposed in the drift region to provide a power device in which the gate electrode overlaps the first trench and the second trench.
또한, 상기와 같은 목적을 달성하기 위한 본 발명은 제1 도전형의 반도체 기판; 상기 반도체 기판 상에 형성되며 상기 반도체 기판 보다 농도가 높은 제1 도전형 매몰층; 상기 매몰층 상에 형성되며 채널 영역을 이루는 제1 도전형 확산층; 상기 제1 도전형 확산층과 일정 간격을 두고 상기 기판 상에 형성되는 제2 도전형 표류층; 상기 기판 상에 형성되어 상기 표류층을 둘러싸며 그 일측면이 상기 확산층과 접하는 제2 도전형의 에피층; 상기 확산층 표면에 형성된 제2 도전형의 소오스 영역; 상기 표류층 표면에 형성된 제2 도전형의 드레인 영역; 상기 소오스 영역과 상기 드레인 영역 사이의 상기 확산층 표면에 형성된 제1 트렌치; 상기 제1 트렌치와 상기 드레인 영역 사이의 상기 표류층 표면에 형성된 제2 트렌치; 상기 확산층, 상기 에피층, 상기 표류층, 상기 소오스 영역 및 상기 드레인 영역의 일부를 덮는 게이트 절연막; 상기 소오스 영역과 상기 드레인 영역 사이의 상기 게이트 절연막과 접하며 그 일부가 상기 제1 트렌치 및 제2 트렌치 상에 접하는 게이트 전극; 상기 게이트 전극 및 상기 게이트 절연막을 덮는 층간절연막; 상기 층간절연막 및 상기 게이트 절연막을 통과하여 각각 상기 소오스 영역 및 상기 드레인 영역에 연결되는 소오스 전극 및 드레인 전극을 포함하는 전력소자를 제공한다.In addition, the present invention for achieving the above object is a semiconductor substrate of the first conductivity type; A first conductive buried layer formed on the semiconductor substrate and having a higher concentration than the semiconductor substrate; A first conductivity type diffusion layer formed on the buried layer and forming a channel region; A second conductive drifting layer formed on the substrate at a predetermined distance from the first conductive diffusion layer; An epitaxial layer of a second conductivity type formed on the substrate and surrounding the drift layer and having one side thereof in contact with the diffusion layer; A source region of a second conductivity type formed on a surface of the diffusion layer; A drain region of a second conductivity type formed on the surface of the drift layer; A first trench formed on a surface of the diffusion layer between the source region and the drain region; A second trench formed on a surface of the drifting layer between the first trench and the drain region; A gate insulating layer covering a portion of the diffusion layer, the epi layer, the drifting layer, the source region, and the drain region; A gate electrode in contact with the gate insulating layer between the source region and the drain region, a portion of which is in contact with the first trench and the second trench; An interlayer insulating film covering the gate electrode and the gate insulating film; A power device including a source electrode and a drain electrode connected to the source region and the drain region through the interlayer insulating layer and the gate insulating layer, respectively.
본 발명의 핵심적 특징은 LDMOS 소자의 채널영역과 표류층에 각각 트렌치를 형성하여 전력소자를 형성하는데 있다.A key feature of the present invention is to form power devices by forming trenches in the channel region and the drifting layer of the LDMOS device, respectively.
본 발명의 실시예에 따른 전력소자는 제1 도전형의 실리콘 기판 내에 제1 도전형의 매몰층과 제2 도전형의 에피층이 형성되며, 제1 도전형의 매몰층 위에는 채널영역을 이루는 제1 도전형의 확산층이 형성되고, 제2 도전형의 에피층은 그 상부에 형성된 제2 도전형의 표류층을 둘러싸며, 제1 도전형의 확산층 표면에는 제2 도전형의 소오스 영역 및 제1 트렌치가 형성되고, 제2 도전형의 표류층 표면에는 제2 트렌치 및 드레인 영역이 형성된다. 제1 트렌치는 게이트 전극으로 채워지며, 제2 트렌치는 일부 또는 전부가 게이트 전극으로 덮인다. 그리고, 이중(double) RESURF 효과를 얻기 위하여 제2 도전형 표류층에는 제2 트렌치 주변을 감싸는 제1 도전형의 얕은 불순물층을 형성한다.In the power device according to the embodiment of the present invention, the first conductive buried layer and the second conductive epitaxial layer are formed in the first conductive silicon substrate, and the first conductive buried layer forms a channel region. A conductive diffusion layer is formed, and the epitaxial layer of the second conductivity type surrounds the drifting layer of the second conductivity type formed thereon, and the source region and the first trench of the second conductivity type are formed on the surface of the diffusion layer of the first conductivity type. Is formed, and a second trench and a drain region are formed on the surface of the drifting layer of the second conductivity type. The first trench is filled with the gate electrode, and the second trench is covered with some or all of the gate electrode. In order to obtain a double RESURF effect, a first impurity-type shallow impurity layer is formed around the second trench in the second conductivity-type drift layer.
이와 같이 채널영역과 표류층에 트렌치를 형성하여 이중으로 트렌치 게이트 구조를 갖는 전력소자를 제조함으로써 짧은 채널 효과를 개선하고 동시에 표류층에서의 RESURF 특성을 촉진시켜 항복전압과 온 저항특성을 향상시킬 수 있다.By forming trenches in the channel region and the drift layer as described above, a power device having a trench gate structure is manufactured to improve the short channel effect and promote the RESURF characteristics in the drift layer to improve breakdown voltage and on-resistance characteristics. have.
상기 제1 트렌치 및 제2 트렌치의 폭과 깊이, 문턱전압 조절을 위한 이온 주입 조건, 농도 분포 등이 전력소자의 특성을 최적화시키는데 있어서 매우 중요한 변수가 된다. 그리고 표류층의 제2 트렌치 구조를 다양하게 변화시킴으로서 종래의 RESURF형 전력소자 보다 성능을 더욱 향상시킬 수 있다.Widths and depths of the first and second trenches, ion implantation conditions for adjusting the threshold voltage, concentration distribution, and the like are very important variables in optimizing the characteristics of the power device. In addition, by changing the second trench structure of the drift layer in various ways, it is possible to further improve performance than the conventional RESURF type power device.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도2a 및 도2b는 본 발명의 제1 실시예 및 제2 실시예에 따른 트렌치 게이트 구조의 LDMOS형 전력소자를 나타낸 것이고, 도3a 내지 도3f는 도2a에 도시한 전력소자의 제조 방법을 보이는 공정 단면도이다. 본 발명에 의한 전력소자는 종래기술로서 설명된 도1의 전력소자와 부분적으로 동일한 구조를 가지고 있으므로, 동일한 부분에 대해서는 같은 도면부호를 부여하고 그의 설명은 생략한다.2A and 2B show an LDMOS type power device having a trench gate structure according to the first and second embodiments of the present invention, and FIGS. 3A to 3F show a method of manufacturing the power device shown in FIG. 2A. It is a process cross section. Since the power device according to the present invention has a partly identical structure to the power device of Fig. 1 described as a prior art, the same reference numerals are given to the same parts and the description thereof will be omitted.
먼저, 도2a 및 도2b를 참조하여 본 발명의 트렌치 게이트 구조를 갖는 전력소자의 특징을 설명한다.First, a characteristic of a power device having a trench gate structure according to the present invention will be described with reference to FIGS. 2A and 2B.
도2a에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 전력소자는 채널영역을 이루는 p형 확산층(4)과 n형 표류층(5)의 일부분에 각각 제1 트렌치(9a) 및 제2 트렌치(9b)가 형성되며, 다결정 실리콘으로 이루어지는 게이트 전극(12)은 채널영역인 p형 확산층(4) 부분을 포함하여 표류층(5)의 제2 트렌치(9b) 바닥 부분까지 확장된다. 도2b에서와 같이 표류층(5)의 제2 트렌치 전면을 게이트 전극(12)으로 덮을 수도 있다. 한편, 표류층(5)의 제2 트렌치(9b) 주변에 얕은 p형 불순물층(10)을 형성할 수도 있다.As shown in FIG. 2A, the power device according to the first embodiment of the present invention includes a first trench 9a and a second portion of a portion of the p-type diffusion layer 4 and the n-type drifting layer 5 forming the channel region, respectively. The trench 9b is formed, and the gate electrode 12 made of polycrystalline silicon extends to the bottom portion of the second trench 9b of the drift layer 5 including the p-type diffusion layer 4 which is a channel region. As shown in FIG. 2B, the entire surface of the second trench of the drift layer 5 may be covered with the gate electrode 12. On the other hand, a shallow p-type impurity layer 10 may be formed around the second trench 9b of the drift layer 5.
이와 같이 본 발명의 전력소자는 게이트 전극이 2개의 트렌치와 중첩되며, 게이트 가장자리가 표류층의 트렌치에 부분적으로 혹은 전체적으로 확장되는데 특징이 있다.As described above, the power device of the present invention is characterized in that the gate electrode overlaps the two trenches, and the gate edge is partially or wholly extended to the trench of the drift layer.
이하, 도3a 내지 도3f를 참조하여 본 발명의 제1 실시예(도2a)에 따른 트렌치 게이트를 갖는 n채널 LDMOS형 전력소자의 제조 방법을 상세히 설명한다.Hereinafter, a method of manufacturing an n-channel LDMOS power device having a trench gate according to a first embodiment of the present invention (Fig. 2A) will be described in detail with reference to Figs. 3A to 3F.
먼저 도3a에 도시한 바와 같이, 종래 LDMOS형 전력소자 제조 방법을 이용하여 p형 실리콘 기판(1) 내에 p+형 매몰층(2)을 형성한 후, 실리콘 기판(1) 전표면에 낮은 농도의 n형 에피층(3)을 성장시키며, 사진전사 및 식각공정, 불순물 이온주입 및 고온 열처리 공정 등을 실시하여 채널영역을 이루는 p형 확산층(4)과 n형 표류층(drift layer)(5)을 형성한다.First, as shown in FIG. 3A, a p + buried layer 2 is formed in a p-type silicon substrate 1 using a conventional LDMOS type power device manufacturing method, and then a low concentration is formed on the entire surface of the silicon substrate 1. A p-type diffusion layer 4 and an n-type drift layer 5 forming a channel region by growing an n-type epitaxial layer 3 of photoresist and performing a photo transfer and etching process, an impurity ion implantation, and a high temperature heat treatment process. ).
다음으로 도3b에 나타낸 바와 같이, 트렌치 구조 형성을 위해 먼저 두께가 200 Å 내지 400 Å인 얇은 산화막(도시하지 않음)을 형성한 후, 6000 Å 내지 8000 Å 두께의 저온 산화막(6)을 형성한다. 이어서 채널 영역을 이루는 p형 확산층(4)과 n형 표류층(5)에 각각 트렌치를 형성하기 위하여 사진전사공정을 이용하여 트렌치 영역을 정의하는 제1 감광막 패턴(PR)을 형성한다.Next, as shown in FIG. 3B, a thin oxide film (not shown) having a thickness of 200 kPa to 400 kPa is first formed to form a trench structure, and then a low temperature oxide film 6 of 6000 kPa to 8000 kPa thickness is formed. . Subsequently, in order to form trenches in the p-type diffusion layer 4 and the n-type drifting layer 5 respectively forming the channel region, a first photosensitive film pattern PR defining the trench region is formed by using a photographic transfer process.
이어서, 도3c에 도시한 바와 같이 저온 산화막(6), 채널 영역을 이루는 p형 확산층(4) 및 n형 표류층(5)을 선택적으로 건식식각하여 제1 및 제2 트렌치(9a, 9b)를 형성하고 제1 감광막 패턴(PR)을 제거한다. 이러한 공정에 따라 형성되는 제1 및 제2 트렌치(9a, 9b)의 폭 및 깊이는 전력소자의 성능을 결정하는 중요한 소자특성 변수가 된다.Subsequently, as shown in FIG. 3C, the low-temperature oxide film 6, the p-type diffusion layer 4 and the n-type drifting layer 5 forming the channel region are selectively dry-etched to form the first and second trenches 9a and 9b. Is formed to remove the first photoresist pattern PR. The width and depth of the first and second trenches 9a and 9b formed by this process are important device characteristic variables that determine the performance of the power device.
다음으로, 도3d에 도시한 바와 같이 200 Å 내지 300 Å 두께의 얇은 산화막(도시하지 않음)을 형성한 후, 전력소자의 문턱전압(threshold voltage)을 조절하기 위해 채널 이온주입 마스크(도시되지 않음)를 사용하여 채널영역에 p형 불순물을 이온 주입한다. 또한, 제2 트렌치(9b) 주변의 n형 표류층(5) 내에 이온주입 마스크를 사용하여 선택적으로 이온을 주입하여 얕은 p형 불순물층(10)을 형성할 수도 있다. 이어서, 이온주입 마스크로 사용된 감광막 등을 제거하고, 얇은 산화막 및 저온산화막(6) 등을 습식식각으로 제거하고 게이트 절연막(11)을 형성하여 다결정실리콘막(12A)을 증착한 후 n형 불순물을 열확산시킨다. 그리고 사진전사 및 식각공정을 사용하여 게이트 전극 패턴을 정의하는 제2 감광막 패턴(PR)을 형성한 후 다결정실리콘막(12A)을 식각하여 p형 확산층(4)과 n형 표류층(5)의 일부분을 덮는 게이트 전극(12)을 형성한 다음, 제2 감광막 패턴(PR)을 제거한다.Next, as shown in FIG. 3D, after forming a thin oxide film (not shown) having a thickness of 200 kV to 300 kV, a channel ion implantation mask (not shown) is used to adjust the threshold voltage of the power device. Is implanted with p-type impurities in the channel region. In addition, a shallow p-type impurity layer 10 may be formed by selectively implanting ions into the n-type drifting layer 5 around the second trench 9b using an ion implantation mask. Subsequently, the photoresist film used as the ion implantation mask is removed, the thin oxide film and the low temperature oxide film 6, etc. are removed by wet etching, the gate insulating film 11 is formed to deposit the polysilicon film 12A, and then n-type impurities. Thermal diffusion. The second photoresist layer pattern PR defining the gate electrode pattern is formed using photolithography and etching, and then the polysilicon layer 12A is etched to form the p-type diffusion layer 4 and the n-type drifting layer 5. After forming the gate electrode 12 covering the portion, the second photoresist pattern PR is removed.
다음으로 도3e에 도시한 바와 같이, n+소오스 영역(13) 및 n+드레인 영역(14) 형성을 위해 사진전사공정을 실시하여 이온주입 마스크로서 역할하는 감광막 패턴(도시하지 않음)을 형성하고 n형 불순물을 이온주입하고 감광막 패턴을 제거한 다. 이어서, p+소오스 콘택영역(15) 형성을 위한 이온주입 마스크로서 감광막 패턴(도시하지 않음)을 형성하고 p형 불순물을 이온 주입하여 p+소오스 콘택영역(15)을 형성하고 감광막 패턴을 제거한 다음, 900 ℃ 내지 950 ℃ 온도에서 열처리를 실시한다. 다음으로, 저온에서 기판 전면에 4000 Å 내지 6000 Å 두께의 층간절연막(16)을 증착한다. 이때 층간절연막(16)으로는 주로 TEOS(tetraethyl orthosilicate) 산화막과 BPSG(boro phospho silicate glass)막이 사용된다.Next, as shown in FIG. 3E, a photo transfer process is performed to form n + source region 13 and n + drain region 14 to form a photoresist pattern (not shown) serving as an ion implantation mask. Ion implantation of n-type impurities removes the photoresist pattern. Then, p + source contact region 15 (not shown) photoresist pattern as an ion implantation mask for forming a formation to form an ion-implanted p-type impurity and p + source contact region 15, and removing the photoresist pattern and then Heat treatment is performed at a temperature of 900 ° C to 950 ° C. Next, an interlayer insulating film 16 having a thickness of 4000 kPa to 6000 kPa is deposited on the entire surface of the substrate at low temperature. In this case, as the interlayer insulating layer 16, a tetraethyl orthosilicate (TEOS) oxide film and a boro phospho silicate glass (BPSG) film are mainly used.
이어서 도3f에 도시한 바와 같이, 사진전사 및 건식 식각공정으로 p형 확산층(4)의 n+소오스 영역(13), p+소오스 콘택영역(15) 및 n형 표류층(5)의 n+드레인 영역(14)이 노출되도록 층간절연막(16) 및 게이트 절연막(11)을 식각하여 소오스 및 드레인 콘택홀을 형성한 후, 기판의 전면에 금속층을 형성하고, 이 금속층을 사진 전사공정으로 패터닝하여 소오스 전극(17)과 드레인 전극(18)을 형성하면, 채널 및 게이트 가장자리에 트렌치 구조를 갖는 고전압 n채널 LDMOS 소자가 제조된다.Subsequently, as shown in FIG. 3F, n + source region 13, p + source contact region 15, and n + drift layer 5 of p-type diffusion layer 4 are subjected to photo transfer and dry etching. The interlayer insulating film 16 and the gate insulating film 11 are etched to expose the drain region 14 to form source and drain contact holes, and then a metal layer is formed on the entire surface of the substrate, and the metal layer is patterned by a photo transfer process. By forming the source electrode 17 and the drain electrode 18, a high voltage n-channel LDMOS device having a trench structure at the channel and gate edges is manufactured.
본 발명의 실시예에 따른 트렌치 게이트 구조를 갖는 전력소자는 채널영역에 트렌치가 구비됨에 따라 비교적 낮은 채널영역의 농도에서 종래의 전력소자보다 짧은 채널효과가 개선되며, 표류층에서의 트렌치 구조로 인해 RESURF(reduced surface field) 효과가 촉진되어 높은 항복전압 및 낮은 온(on) 저항 특성을 얻을 수 있다.In the power device having the trench gate structure according to the embodiment of the present invention, as the trench is provided in the channel region, a shorter channel effect is improved than the conventional power device at a relatively low channel region concentration, and the RESURF is due to the trench structure in the drift layer. The reduced surface field effect is promoted to obtain high breakdown voltage and low on-resistance characteristics.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기와 같은 본 발명에 따른 LDMOS 전력소자는, 게이트 가장자리를 필드 절연막과 부분적으로 중첩시키는 구조를 갖는 종래 소자보다 소자의 성능 및 신뢰성 특성을 더욱 개선시킬 수 있다. 또한 전력소자 제조시 CMOS에서 채널영역의 확산층과 동일한 공정을 수행할 수 있다. 이와 같이 본 발명에서 제시한 트렌치 게이트 구조의 전력소자는 기존의 CMOS 소자공정과 쉽게 병행하여 제조할 수 있으며, 향후 높은 성능이 요구되는 전력 IC에 적용될 수 있다.The LDMOS power device according to the present invention as described above can further improve the performance and reliability characteristics of the device than the conventional device having a structure in which the gate edge partially overlaps the field insulating film. In addition, the same process as the diffusion layer of the channel region may be performed in a CMOS when manufacturing a power device. As described above, the trench gate structured power device of the present invention can be easily manufactured in parallel with a conventional CMOS device process, and can be applied to a power IC requiring high performance in the future.
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