KR20010027944A - 프로세서 간 인터럽트 처리 방법 - Google Patents

프로세서 간 인터럽트 처리 방법 Download PDF

Info

Publication number
KR20010027944A
KR20010027944A KR1019990039930A KR19990039930A KR20010027944A KR 20010027944 A KR20010027944 A KR 20010027944A KR 1019990039930 A KR1019990039930 A KR 1019990039930A KR 19990039930 A KR19990039930 A KR 19990039930A KR 20010027944 A KR20010027944 A KR 20010027944A
Authority
KR
South Korea
Prior art keywords
interrupt
descriptor
processor
information
receiving
Prior art date
Application number
KR1019990039930A
Other languages
English (en)
Other versions
KR100401386B1 (ko
Inventor
조용무
Original Assignee
서평원
엘지정보통신 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서평원, 엘지정보통신 주식회사 filed Critical 서평원
Priority to KR10-1999-0039930A priority Critical patent/KR100401386B1/ko
Publication of KR20010027944A publication Critical patent/KR20010027944A/ko
Application granted granted Critical
Publication of KR100401386B1 publication Critical patent/KR100401386B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Multi Processors (AREA)

Abstract

본 발명은 프로세서(Processor) 간 인터럽트(Interrupt) 처리 방법에 관한 것으로, 특히 공유 메모리(Shared Memory)를 가지는 두 프로세서 간에 발생하는 여러 개의 인터럽트를 연속적으로 송수신하도록 한 프로세서 간 인터럽트 처리 방법에 관한 것이다.
본 발명의 방법은 수신 디스크립터 위치와 송신 디스크립터 위치를 일치시켜 인터럽트 디스크립터를 초기화하는 과정과; 송신측 프로세서에서 상기 송신 디스크립터 위치를 확인하고 해당 확인된 송신 디스크립터 위치에 대응하는 디스크립터에 인터럽트 정보를 저장하는 과정과; 상기 송신측 프로세서에서 상기 송신 디스크립터 위치를 하나 증가시킨 후에 인터럽트를 발생시키는 과정과; 수신측 프로세서에서 인터럽트를 감지해 상기 수신 디스크립터 위치를 확인하고 해당 확인된 수신 디스크립터 위치와 상기 증가된 송신 디스크립터 위치를 비교하는 과정과; 상기 수신측 프로세서에서 상기 수신 디스크립터 위치와 송신 디스크립터 위치가 일치하지 않는 경우에 상기 확인한 수신 디스크립터 위치에 대응하는 디스크립터로부터 인터럽트 정보를 판독하는 과정과; 상기 수신측 프로세서에서 상기 판독한 인터럽트 정보에 따라 인터럽트 핸들러 루틴 처리를 수행한 후에 상기 수신 디스크립터 위치를 하나 증가시키는 과정을 포함하여 이루어진 것을 특징으로 한다.

Description

프로세서 간 인터럽트 처리 방법 {Method of Controlling Interrupt Between Two Processors}
본 발명은 프로세서 간 인터럽트 처리 방법에 관한 것으로, 특히 공유 메모리를 가지는 두 프로세서 간에 발생하는 여러 개의 인터럽트를 연속적으로 송수신하도록 한 프로세서 간 인터럽트 처리 방법에 관한 것이다.
일반적으로, 공유 메모리를 가지는 두 프로세서 간에 발생하는 인터럽트를 처리하기 위한 구성은 도 1에 도시된 바와 같이, 인터럽트를 송수신하는 제1프로세서(11) 및 제2프로세서(12)와, 공유 메모리인 DPRAM(Dual Port Random Access Memory; 12)으로 이루어져 있다. 여기서, 해당 제1프로세서(11)를 메인 프로세서(Main Processor)라고 가정하고 해당 제2프로세서(12)를 통신 프로세서(Communication Processor)라고 가정하며, 해당 DPRAM(12) 내부에는 인터럽트의 진행 상태를 나타내는 부분인 'Intr_Status'와 인터럽트의 종류를 나타내는 부분인 'Intr_Vect'를 포함하여 이루어져 있다.
상술한 바와 같은 구성의 동작을 살펴보는데, 먼저 제2프로세서(13)에서 제1프로세서(11) 측으로 인터럽트를 발생시킬 경우에 대한 동작을 살펴본다.
해당 제2프로세서(13)에서는 인터럽트를 발생시키기 전에 DPRAM(12)으로부터 인터럽트 진행 상태 부분(Intr_Status)을 판독하여 해당 인터럽트 진행 상태 부분(Intr_Status)이 인터럽트를 발생할 수 있도록 하는 인터럽트 승인 상태(IntrAck)로 설정되어 있는지를 확인한다.
이 때, 상기 인터럽트 진행 상태 부분(Intr_Status)이 인터럽트 승인 상태(IntrAck)로 설정되어 있으면, 상기 제2프로세서(13)는 인터럽트를 중복적으로 발생시키지 않도록 하기 위하여 상기 인터럽트 진행 상태 부분(Intr_Status)을 인터럽트 거부 상태(IntrNotAck)로 변환시켜 주며, 인터럽트 종류 부분(Intr_Vect)에 인터럽트 정보를 저장시킨 후에 인터럽트를 발생시켜 주게 된다.
반면에, 상기 인터럽트 진행 상태 부분(Intr_Status)이 인터럽트 승인 상태(IntrAck)로 설정되어 있지 않으면, 상기 제2프로세서(13)는 일정 시간 동안 대기하였다가 해당 일정 시간 이상 지속되는 경우에 강제적으로 상술한 동작과 동일한 방법으로 인터럽트를 발생시켜 주게 된다.
두 번째로, 상기 제2프로세서(13)에서 생성시킨 인터럽트를 상기 제1프로세서(11)에서 수신하는 경우에 대한 동작을 살펴본다.
상기 제1프로세서(11)에서는 상기 DPRAM(12)으로부터 인터럽트 종류 부분(Intr_Vect)에 저장되어 있는 인터럽트 정보를 판독하며, 해당 판독한 인터럽트 정보에 따라 인터럽트 핸들러 루틴(Handler Routine) 처리를 수행하도록 한다.
그런 후에, 상기 제1프로세서(11)는 상기 DPRAM(12)의 인터럽트 진행 상태 부분(Intr_Status)을 인터럽트 승인 상태(IntrAck)로 전환시켜 다른 프로세서에서 다음 인터럽트를 발생할 수 있도록 해 준다.
그런데, 인터럽트 상태에 대한 처리가 없이 무조건적으로 인터럽트를 발생시켜 줄 경우, 통신 프로세서 측에서 연속적으로 인터럽트를 발생하는 경우에 공유 메모리에 저장되어 있는 이전의 인터럽트 정보가 유실되거나 해당 인터럽트 정보의 변경으로 오동작일 때에는 현재 발생시킨 인터럽트 트리거(Trigger)가 유실되는 경우가 발생하게 된다.
그래서, 인터럽트가 유실되는 경우를 방지하기 위해서, 종래에는 이전의 인터럽트 처리가 완료될 때까지 현재 발생시킨 인터럽트를 대기시킨 후에 해당 이전 인터럽트의 처리가 완료되면 현재 발생시킨 인터럽트를 발생시켜 주도록 했다.
그러나, 이러한 방법으로 현재 발생시킨 인터럽트를 대기시켰다가 이전 인터럽트의 처리가 완료될 경우에 처리할 수 있도록 하기 위한 인터럽트 송신 프로세서 측의 부가적인 장치 및 메모리가 필요하여 해당 인터럽트 송신 프로세서 측의 성능을 저하시키는 문제점이 있다.
전술한 바와 같은 문제점을 해결하기 위한 것으로, 본 발명은 공유 메모리를 가지는 두 프로세서 간에 발생하는 인터럽트를 송수신함에 있어서 해당 인터럽트가 발생할 때마다 저장하였다가 연속적으로 전달해 줌으로써 빈번히 발생하는 인터럽트를 신속하게 전달하면서 유실되는 인터럽트를 최소화시켜 주는데, 그 목적이 있다.
도 1은 프로세서(Processor) 간의 인터럽트(Interrupt)를 처리하는 동작을 설명하기 위한 도면.
도 2는 본 발명의 실시예에 따른 프로세서 간의 인터럽트를 처리하는 동작을 설명하기 위한 도면.
도 3은 본 발명의 실시예에 따른 프로세서 간 인터럽트 처리 방법을 나타낸 플로우챠트.
* 도면의 주요 부분에 대한 부호의 설명 *
20, 40 : 프로세서
30 : 공유 메모리(Shared Memory)
31, 32 : 인터럽트 디스크립터부(Descriptor)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 프로세서 간 인터럽트 처리 방법은 수신 디스크립터 위치와 송신 디스크립터 위치를 일치시켜 인터럽트 디스크립터를 초기화하는 과정과; 송신측 프로세서에서 상기 송신 디스크립터 위치를 확인하고 해당 확인된 송신 디스크립터 위치에 대응하는 디스크립터에 인터럽트 정보를 저장하는 과정과; 상기 송신측 프로세서에서 상기 송신 디스크립터 위치를 하나 증가시킨 후에 인터럽트를 발생시키는 과정과; 수신측 프로세서에서 인터럽트를 감지해 상기 수신 디스크립터 위치를 확인하고 해당 확인된 수신 디스크립터 위치와 상기 증가된 송신 디스크립터 위치를 비교하는 과정과; 상기 수신측 프로세서에서 상기 수신 디스크립터 위치와 송신 디스크립터 위치가 일치하지 않는 경우에 상기 확인한 수신 디스크립터 위치에 대응하는 디스크립터로부터 인터럽트 정보를 판독하는 과정과; 상기 수신측 프로세서에서 상기 판독한 인터럽트 정보에 따라 인터럽트 핸들러 루틴 처리를 수행한 후에 상기 수신 디스크립터 위치를 하나 증가시키는 과정을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 인터럽트 정보 판독 과정은 상기 수신측 프로세서에서 인터럽트 발생을 유실한 경우에 인터럽트를 처리하는 단계와; 디스크립터의 위치 차이를 통해서 인터럽트가 발생했음을 인지하는 단계와; 상기 수신 디스크립터 위치에 해당하는 인터럽트를 처리하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명은 두 프로세서 간의 공유 메모리에 인터럽트 정보를 저장할 수 있는 인터럽트 디스크립터를 구성하여 여러 개의 인터럽트를 송수신하도록 하는데, 즉 이전 인터럽트의 수행 종료를 대기할 필요 없이 인터럽트가 발생할 때마다 다음 인터럽트 디스크립터에 인터럽트 정보를 저장한 후에 인터럽트를 발생시켜 주며, 연속적으로 발생하는 인터럽트를 수신 프로세서가 유실하더라도 해당 인터럽트 디스크립터에서 다시 인터럽트 정보를 판독해 처리하도록 해 준다. 이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명의 실시예에 따른 두 프로세서 간에 발생하는 인터럽트를 처리하기 위한 구성은 도 2에 도시된 바와 같이, 인터럽트를 수신하는 제1프로세서(20)와, 해당 인터럽트의 정보를 저장하는 공유 메모리(30)와, 인터럽트를 송신하는 제1프로세서(40)로 이루어진다. 다르게는, 해당 제1프로세서(20)에서 인터럽트를 송신하고 해당 제2프로세서(40)에서 인터럽트를 수신한다.
여기서, 상기 공유 메모리(30) 내부에는 상기 제1프로세서(20)에서 생성한 인터럽트의 정보를 저장했다가 상기 제2프로세서(40) 측으로 송신하는 제1인터럽트 디스크립터부(31)와, 상기 제2프로세서(40)에서 생성한 인터럽트의 정보를 저장했다가 상기 제1프로세서(20) 측으로 송신하는 제2인터럽트 디스크립터부(32)를 포함하여 이루어진다.
그리고, 상기 제1인터럽트 디스크립터부(31) 내에 있는 'CpTxN'은 상기 제2프로세서(40)에서 인터럽트 정보를 수신해야 할 디스크립터의 위치를 나타내고 'MpTxN'은 상기 제1프로세서(20)에서 인터럽트 정보를 송신할 디스크립터의 위치를 나타내며, 상기 제2인터럽트 디스크립터부(32) 내에 있는 'MpRxN'은 상기 제1프로세서(20)에서 인터럽트 정보를 수신해야 할 디스크립터의 위치를 나타내고 'CpRxN'은 상기 제2프로세서(40)에서 인터럽트 정보를 송신할 디스크립터의 위치를 나타낸다.
본 발명의 실시예에 따른 프로세서 간 인터럽트 처리 방법을 도 3의 플로우챠트를 참고하여 설명하면 다음과 같다.
먼저, 인터럽트 정보를 수신해야 할 디스크립터의 위치와 인터럽트 정보를 송신할 디스크립터의 위치를 동일하게 만들어 줌으로써 공유 메모리(30) 내에 구비되어 있는 인터럽트 디스크립터부(31, 32)를 초기화한다(단계 S1).
다시 말해서, 상기 제1인터럽트 디스크립터부(31) 내에서는 상기 제2프로세서(40)에서 인터럽트 정보를 수신해야 할 디스크립터의 위치(CpTxN)와 상기 제1프로세서(20)에서 인터럽트 정보를 송신할 디스크립터의 위치(MpTxN)를 동일하게 해 주며, 상기 제2인터럽트 디스크립터부(32) 내에서는 상기 제1프로세서(20)에서 인터럽트 정보를 수신해야 할 디스크립터의 위치(MpRxN)와 상기 제2프로세서(40)에서 인터럽트 정보를 송신할 디스크립터의 위치(CpRxN)를 동일하게 해 준다.
그런 후, 예를 들어 제1프로세서(20)에서 생성한 인터럽트를 제2프로세서 (40) 측으로 전송하는 동작을 살펴보는데, 여기서 해당 제2프로세서(40)에서 생성한 인터럽트를 해당 제1프로세서(20) 측으로 전송하는 동작도 동일하므로 그 설명을 생략한다. 즉, 해당 제1프로세서(20)를 송신측 프로세서라고 하고 해당 제2프로세서(40)를 수신측 프로세서라고 가정한다.
이에, 상기 송신측 프로세서(20)에서 인터럽트를 발생시킬 경우, 상기 송신측 프로세서(20)로부터의 인터럽트 정보를 상기 제1인터럽트 디스크립터부(31)에 저장하게 된다. 여기서, 해당 인터럽트 정보에는 코드(Code), 사이드(Side), 렝스(Length), 데이터(Data) 등을 포함하여 이루어진다.
이 때, 상기 송신측 프로세서(20)에서는 상기 제1인터럽트 디스크립터부(31)로 인터럽트 정보를 송신할 디스크립터의 위치(MpTxN)를 확인하며(단계 S2), 해당 확인된 송신 디스크립터 위치(MpTxN)에 해당하는 디스크립터에 인터럽트 정보를 저장한다(단계 S3).
그런 후, 상기 송신 디스크립터 위치(MpTxN)를 하나 증가시켜 주고(단계 S4) 인터럽트를 발생시킨 후에 상기 제2단계(S2)를 다시 수행하도록 하는데(단계 S5), 즉 인터럽트를 발생시킬 때마다 순차적으로 다음의 인터럽트 정보를 저장하기 위하여 상기 송신 디스크립터 위치(MpTxN)를 하나 증가시켜 주게 된다.
이에 따라, 상기 수신측 프로세서(40)에서는 상기 송신측 프로세서(20)에서 발생시킨 인터럽트를 감지하는데(단계 S6), 해당 제6단계(S6)에서 인터럽트를 감지하게 되면 상기 수신측 프로세서(40)에서 상기 제1인터럽트 디스크립터부(31)에 저장되어 있는 인터럽트 정보를 수신해야 할 디스크립터의 위치(CpTxN)를 확인한다(단계 S7).
이에, 상기 제7단계(S7)에서 확인한 수신 디스크립터 위치(CpTxN)와 상기 제4단계(S4)에서 증가시킨 송신 디스크립터 위치(MpTxN)를 비교하는데(단계 S8), 해당 제8단계(S8)에서 수신 디스크립터 위치(CpTxN)와 송신 디스크립터 위치(MpTxN)가 동일한 경우에는 상기 제1인터럽트 디스크립터부(31)에 저장되어 있는 인터럽트 정보를 모두 판독했음을 의미하므로 인터럽트 정보 수신의 동작 수행을 종료한다(단계 S9).
반면에, 상기 제8단계(S8)에서 수신 디스크립터 위치(CpTxN)와 송신 디스크립터 위치(MpTxN)가 동일하지 않은 경우에는 상기 제1인터럽트 디스크립터부(31)에 저장되어 있는 인터럽트 정보가 있음을 의미함으로, 상기 제7단계(S7)에서 확인한 수신 디스크립터 위치(CpTxN)에 해당하는 디스크립터로부터 인터럽트 정보를 판독한다(단계 S10).
그런 후, 상기 수신측 프로세서(40)는 상기 판독한 인터럽트 정보에 따라 인터럽트 핸들러 루틴 처리를 수행하도록 한 후에(단계 S11) 상기 수신 디스크립터 위치(CpTxN)를 하나 증가시켜 주고 상기 제7단계(S7)를 다시 수행하도록 하는데(단계 S12), 즉 인터럽트 정보를 판독할 때마다 순차적으로 다음의 인터럽트 정보를 판독하기 위하여 상기 수신 디스크립터 위치(CpTxN)를 하나 증가시켜 주게 된다.
한편, 상기 제10단계(S10)에 있어서, 상기 송신측 프로세서(20)에서 연속적으로 발생시켜 주는 인터럽트에 따라 상기 수신 프로세서(40)가 상기 제1인터럽트 디스크립터부(31)로부터 인터럽트 정보를 판독하다가 해당 인터럽트의 발생을 유실한 경우, 인터럽트를 처리한 후에 디스크립터의 위치 차이를 통해서 인터럽트가 발생했음을 인지하여 수신 디스크립터 위치(CpTxN)에 해당하는 인터럽트를 유실 없이 처리하도록 해 준다.
이상과 같이, 종래에는 한 번에 하나의 인터럽트를 처리해야 했으나, 본 발명에 의해 여러 개의 인터럽트를 연속적으로 처리 가능하게 함으로써 인터럽트의 유실을 최소화하고 이전 인터럽트 수행을 종료할 때까지 대기해야 하는 시간을 제거할 수 있다.

Claims (2)

  1. 수신 디스크립터 위치와 송신 디스크립터 위치를 일치시켜 인터럽트 디스크립터를 초기화하는 과정과;
    송신측 프로세서에서 상기 송신 디스크립터 위치를 확인하고 해당 확인된 송신 디스크립터 위치에 대응하는 디스크립터에 인터럽트 정보를 저장하는 과정과;
    상기 송신측 프로세서에서 상기 송신 디스크립터 위치를 하나 증가시킨 후에 인터럽트를 발생시키는 과정과;
    수신측 프로세서에서 인터럽트를 감지해 상기 수신 디스크립터 위치를 확인하고 해당 확인된 수신 디스크립터 위치와 상기 증가된 송신 디스크립터 위치를 비교하는 과정과;
    상기 수신측 프로세서에서 상기 수신 디스크립터 위치와 송신 디스크립터 위치가 일치하지 않는 경우에 상기 확인한 수신 디스크립터 위치에 대응하는 디스크립터로부터 인터럽트 정보를 판독하는 과정과;
    상기 수신측 프로세서에서 상기 판독한 인터럽트 정보에 따라 인터럽트 핸들러 루틴 처리를 수행한 후에 상기 수신 디스크립터 위치를 하나 증가시키는 과정을 포함하여 이루어진 것을 특징으로 하는 프로세서 간 인터럽트 처리 방법.
  2. 제1항에 있어서,
    상기 인터럽트 정보 판독 과정은 상기 수신측 프로세서에서 인터럽트 발생을 유실한 경우에 인터럽트를 처리하는 단계와;
    디스크립터의 위치 차이를 통해서 인터럽트가 발생했음을 인지하는 단계와;
    상기 수신 디스크립터 위치에 해당하는 인터럽트를 처리하는 단계를 포함하여 이루어진 것을 특징으로 하는 프로세서 간 인터럽트 처리 방법.
KR10-1999-0039930A 1999-09-16 1999-09-16 프로세서 간 인터럽트 처리 방법 KR100401386B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0039930A KR100401386B1 (ko) 1999-09-16 1999-09-16 프로세서 간 인터럽트 처리 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0039930A KR100401386B1 (ko) 1999-09-16 1999-09-16 프로세서 간 인터럽트 처리 방법

Publications (2)

Publication Number Publication Date
KR20010027944A true KR20010027944A (ko) 2001-04-06
KR100401386B1 KR100401386B1 (ko) 2003-10-11

Family

ID=19611921

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0039930A KR100401386B1 (ko) 1999-09-16 1999-09-16 프로세서 간 인터럽트 처리 방법

Country Status (1)

Country Link
KR (1) KR100401386B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100469430B1 (ko) * 2002-07-22 2005-02-02 엘지전자 주식회사 화상통신용 단말기의 영상/음성 데이터 처리 회로
US20050027914A1 (en) * 2003-07-31 2005-02-03 Per Hammalund Inter-processor interrupts

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0182709B1 (ko) * 1996-04-19 1999-05-15 유기범 교환기에 있어서 프로세서간 통신방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100469430B1 (ko) * 2002-07-22 2005-02-02 엘지전자 주식회사 화상통신용 단말기의 영상/음성 데이터 처리 회로
US20050027914A1 (en) * 2003-07-31 2005-02-03 Per Hammalund Inter-processor interrupts
US8984199B2 (en) * 2003-07-31 2015-03-17 Intel Corporation Inter-processor interrupts

Also Published As

Publication number Publication date
KR100401386B1 (ko) 2003-10-11

Similar Documents

Publication Publication Date Title
US4809217A (en) Remote I/O port for transfer of I/O data in a programmable controller
EP0784818B1 (en) Microprocessor programming using a state machine
US5958024A (en) System having a receive data register for storing at least nine data bits of frame and status bits indicating the status of asynchronous serial receiver
JPH1069446A (ja) ホスト間の接続を維持する方法
EP2428893A2 (en) A reduction operation device, a processor, and a computer system
KR100401386B1 (ko) 프로세서 간 인터럽트 처리 방법
EP0886410A2 (en) Data communication method, data communication apparatus, and data communication program recording medium
US5938786A (en) Simplified recovery of damaged frames in a communication link
EP0094177B1 (en) Apparatus for direct memory-to-memory intercomputer communication
CN115328830A (zh) 一种PCIe主机到设备的中断发送方法及系统
EP0640925B1 (en) Data processing system having serial interface
JP2924783B2 (ja) リモートリード処理方法およびその装置
JPS63228856A (ja) 通信制御装置
JP2000165424A (ja) ループ式データ伝送装置
JP2928175B2 (ja) コンペア・アンド・スワップ制御システム
JP2000259526A (ja) シリアルインターフェース回路
JPS61201339A (ja) 割込制御装置
KR100276727B1 (ko) 멀티드랍방식 통신시스템의 통신방법
JP2599971B2 (ja) 通信プロセッサのバス異常検出処理方式
KR970044905A (ko) 엔진 제어장치와 외부 컴퓨터간의 통신 프로토콜
JPH0438618Y2 (ko)
KR100211960B1 (ko) 패리티 방식을 이용한 프레임 구별방법
KR100430422B1 (ko) 교환기에서 메인 프로세서간 중복 프로그램 로딩 데이터동기화 방법
JPH0678095A (ja) ファクシミリ制御装置
JPS585047A (ja) 光通信による画像ル−プ伝送システム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee