JP2928175B2 - コンペア・アンド・スワップ制御システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は計算機のコンペア・
アンド・スワップ制御システムに関し、特に上位装置と
共有メモリ装置間のインタフェースにシルアル・リンク
を用いたコンペア・アンド・スワップ制御システムに関
する。

【０００２】

【従来の技術】従来、複数のプロセッサにより共有され
る共有メモリ装置上の共有メモリをアクセスする際のコ
ンペア・アンド・スワップ方法として、たとえば、「特
開昭６２−８５３７２号公報」記載の技術がある。これ
は、共有メモリ装置上の所定のエリアに格納されたデー
タと自プロセッサで用意した比較データとを比較し、所
定の比較結果が得られた時に限り所定のエリアに格納さ
れたデータを自プロセッサの所定のデータで書き換えて
共有メモリをアクセスするような排他制御方式であるコ
ンペア・アンド・スワップ方法である。

【０００３】また、大型のコンピュータシステムにおい
ては、装置間のインタフェースにシリアル・リンクを使
用するケースが多い。シリアル・リンクは主に「光伝送
路」等の高速なシリアル転送を制御するのに最適なテク
ノロジーとして注目されている。シリアル・リンクを用
いたインタフェースは、従来の電気インタフェースと比
較してケーブル長を長くできるのという利点がある。

【０００４】汎用大型コンピュータシステム等におい
て、共有メモリ装置を複数のホスト（ＣＰＵ装置）で共
有する場合に、マシン室のレイアウトが従来に比べて格
段に柔軟に行えるとう利点がある。シリアル・リンクを
利用すると、扱う素子やケーブルの故障発生率が、通常
汎用コンピュータで扱うＬＳＩやその他の素子よりも高
くなる。特に、共有メモリが拡張記憶装置のようにＣＰ
Ｕと高速かつ大容量アクセスを行う場合には、インタフ
ェースのスループットをあげるためにインタフェースの
転送レートを数［Ｇビット／Ｓ］で動作させる必要があ
り、このような環境では故障発生率が高くなる。

【０００５】たとえば、「特開平２−２３０８３３号公
報」には、シリアル・リンクを採用したインタフェース
方式の伝送路のエラーを検出する目的で、転送データに
ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅ
ｃｋ）コードを付加する方法が記述されている。この方
法により、転送レートをあまり落とさずにエラー検出を
行うことが可能である。そして、ＣＲＣのエラーを検出
した際には、リクエスタが「転送リトライ」を行うこと
により、インタフェースの間欠故障を救済することを可
能としている。

【０００６】

【発明が解決しようとする課題】共有メモリの排他制御
にコンペア・アンド・スワップ方法を使用し、かつ、共
有メモリ装置と共有メモリを使用する上位装置（ＣＰＵ
等）とのインタフェースにシリアルリンクを使用した従
来技術においては、コンペア・アンド・スワップ命令に
おいてシリアルリンクでエラーが発生した際に上述した
リトライ動作を行うと、以下のような場合に問題が発生
することがある。 （１）共有メモリ装置においてコンペア・アンド・スワ
ップ動作が正常終了し、「共有メモリ領域の書き換え」
が行われた。（以降、「共有メモリ領域の書き換えが行
われたこと」を「コンペア・アンド・スワップ動作成
功」と称す。また、「共有メモリ領域の書き換えが行わ
れなかったこと」を「コンペア・アンド・スワップ動作
失敗」と記述する。） （２）共有メモリ装置は、「コンペア・アンド・スワッ
プ動作成功」のリプライをＣＰＵに転送する。 （３）上記リプライが、光伝送路で間欠エラーとなっ
た。 （４）ＣＰＵはコンペア・アンド・スワップ命令をリト
ライする。 （５）共有メモリ上では、既にスワップデータが先のコ
ンペア・アンド・スワップ命令によって書き換えられて
しまっているので、リトライのコンペア・アンド・スワ
ップ動作では「コンペア・アンド・スワップ動作失敗」
のリプライをＣＰＵに転送する。 （６）上記リプライは、今度は光伝送路でエラーしな
い。

【０００７】このような場合に、ＣＰＵには本来「コン
ペア・アンド・スワップ動作成功」のリプライを返すべ
きだが「コンペア・アンド・スワップ動作失敗」が返っ
てしまう。さらに、共有メモリのロック取得・解放にお
いて上述したコンペア・アンド・スワップ動作の問題が
発生すると、後続のプロセスでデッドロックとなってし
まう。

【０００８】本発明の目的は、上述したデッドロックを
発生させず、信頼性を向上させたコンペア・アンド・ス
ワップ制御システムを提供することである。

【０００９】

【課題を解決するための手段】本発明の第１のコンペア
・アンド・スワップ制御システムは、複数のプロセッサ
を持つＣＰＵと、前記プロセッサにより共有される共有
メモリ装置と、前記共有メモリと前記ＣＰＵとを接続す
るシリアルリンク式のインタフェースとを有するコンペ
ア・アンド・スワップ制御システムであって、前記ＣＰ
Ｕが、コンペア・アンド・スワップ命令実行時に前記共
有メモリ装置からのリプライが前記インタフェース上で
エラーしたことを検出するコンペア・アンド・スワップ
命令リプライエラー検出手段と、前記エラー検出時にコ
ンペア・アンド・スワップ命令をリトライするコンペア
・アンド・スワップ命令リトライ手段と、発行した命令
がリトライのためのコンペア・アンド・スワップ命令で
あることを前記共有メモリ装置に通知するコンペア・ア
ンド・スワップ命令リトライ通知手段とを有し、前記共
有メモリ装置が、コンペア・アンド・スワップ命令実行
時のリプライをスタックしておくコンペア・アンド・ス
ワップ命令リプライスタック手段と、前記リトライのた
めのコンペア・アンド・スワップ命令であるかどうか判
断するコンペア・アンド・スワップ命令リトライ判断手
段と、前記コンペア・アンド・スワップ命令リトライ判
断手段の判断結果がリトライのコンペア・アンド・スワ
ップ命令である場合に、コンペア・アンド・スワップ動
作を抑止するコンペア・アンド・スワップ動作抑止手段
と、前記コンペア・アンド・スワップ動作抑止手段によ
ってコンペア・アンド・スワップ動作を抑止した場合に
は、前記コンペア・アンド・スワップ命令リプライスタ
ック手段によってスタックされているコンペア・アンド
・スワップ命令実行時のリプライを前記ＣＰＵに返却す
るスタックリプライ送出手段とを有する。

【００１０】本発明の第２のコンペア・アンド・スワッ
プ制御システムは、複数のプロセッサを持つＣＰＵと、
前記プロセッサにより共有される共有メモリ装置と、前
記共有メモリと前記ＣＰＵとを接続するシリアルリンク
式のインタフェースとを有するコンペア・アンド・スワ
ップ制御システムであって、前記ＣＰＵが、コンペア・
アンド・スワップ命令実行時に前記共有メモリ装置から
のリプライが前記インタフェースでエラーしたことを検
出するコンペア・アンド・スワップ命令リプライエラー
検出手段と、前記エラー検出時にコンペア・アンド・ス
ワップ命令のリトライを抑止するコンペア・アンド・ス
ワップ命令リトライ抑止手段と、前記エラー検出時に前
記共有メモリ装置内のコンペア・アンド・スワップ命令
リプライスタックを読み出すリプライスタック読み出し
手段と、リプライスタック読み出しを共有メモリ装置に
通知するリプライスタック読み出し通知手段とを有し、
前記共有メモリ装置が、コンペア・アンド・スワップ命
令実行時のリプライをスタックしておくコンペア・アン
ド・スワップ命令スタックリプライ手段と、前記ＣＰＵ
からのリクエストがスタックリプライ読み出しであるこ
とを認識するスタックリプライ読み出し認識手段と、前
記リプライスタック読み出し認識手段の結果、前記コン
ペア・アンド・スワップ命令リプライスタック手段の内
容を前記ＣＰＵに送出するリプライスタック送出手段と
を有する。

【００１１】本発明の第３のコンペア・アンド・スワッ
プ制御システムは、前記第１または第２のコンペア・ア
ンド・スワップ制御システムであって、かつ、前記ＣＰ
Ｕと前記共有メモリ手段とに前記シリアルリンク式のイ
ンタフェースの復調手段を有する。

【００１２】本発明の第４のコンペア・アンド・スワッ
プ制御システムは、複数のプロセッサを持つＣＰＵと、
前記プロセッサにより共有される共有メモリ装置と、前
記共有メモリと前記ＣＰＵとを接続する複数のシリアル
リンク式のインタフェースとを有するコンペア・アンド
・スワップ制御システムであって、前記共有メモリ装置
が、コンペア・アンド・スワップ命令のリプライ時に
は、同一のリプライデータを前記複数のインタフェース
に送出するコンペア・アンド・スワップ命令時同一リプ
ライ送出手段を有し、前記ＣＰＵが、前記各インタフェ
ース上のコンペア・アンド・スワップ命令リプライのイ
ンタフェースエラーを検出する各インタフェースに対応
するコンペア・アンド・スワップ命令リプライインタフ
ェースエラー検出手段と、前記コンペア・アンド・スワ
ップ命令リプライインタフェースエラー検出手段の結果
を判断し、命令の抑止を行うコンペア・アンド・スワッ
プ命令リトライ抑止手段とを有する。

【００１３】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して詳細に説明する。図１は、本発
明の第１の実施の形態を示すブロック図である。図１を
参照すると、本発明のコンペア・アンド・スワップ（以
降、Ｃ．Ｓ．と記述する）制御システムは、ＣＰＵ１と
ＣＰＵ１に使用される共有メモリ装置２と、光ケーブル
１００とから構成される。

【００１４】また、ＣＰＵ１は、Ｃ．Ｓ．命令リプライ
インタフェースエラー検出手段５でエラー検出時にＣ．
Ｓ．命令をリトライするＣ．Ｓ．命令リトライ手段３
と、発行した命令がリトライ・Ｃ．Ｓ．命令であること
を共有メモリ装置２に通知するＣ．Ｓ．命令リトライ通
知手段４と、Ｃ．Ｓ．命令時に共有メモリ装置２からの
リプライがインタフェース上でエラーしたことを検出す
るＣ．Ｓ．命令リプライエラー検出手段５と、シリアル
データを元のパケットに復調し、かつパケットをシリア
ルデータに変換する光インタフェース復調手段６とから
構成される。

【００１５】また、共有メモリ装置２は、光インタフェ
ース復調手段６と、リトライ・Ｃ．Ｓ．命令であること
を判断するＣ．Ｓ．命令リトライ判断手段７と、Ｃ．
Ｓ．命令リトライ判断手段７の結果「リトライのＣ．
Ｓ．命令である」と判断した際にはＣ．Ｓ．動作を抑止
するＣ．Ｓ．命令動作抑止手段８と、Ｃ．Ｓ．命令実行
時のリプライをスタックしておくＣ．Ｓ．命令リプライ
スタック手段９と、Ｃ．Ｓ．命令動作抑止手段８によっ
てＣ．Ｓ．動作を抑止した際にはＣ．Ｓ．命令リプライ
スタック手段９によってスタックしてある「Ｃ．Ｓ．命
令実行時のリプライ」をＣＰＵ１に返却するスタックリ
プライ送出手段１０と、共有メモリ装置２におけるＣＰ
Ｕ１からのリクエストを処理するリクエスト処理部１１
とから構成される。

【００１６】ＣＰＵ１と共有メモリ装置２とはシリアル
・リンクの代表的なテクノロジーである光ケーブル１０
０を装置間のインタフェースに用いて接続されている。
ここで、「インタフェース」とは、装置間のケーブルと
ＣＰＵ１・共有メモリ装置２双方のシリアル・リンクお
よびインタフェース復調手段６を併せた総称である。

【００１７】次に、第１の実施の形態の動作について図
１を参照して説明する。

【００１８】ＣＰＵ１は図示していないが複数のプロセ
ッサを有している。そしてそれらのプロセッサは共有メ
モリ装置２内の共有メモリの使用権を得たり解放するた
めにＣ．Ｓ．命令を発行する。プロセッサからの命令は
ＣＰＵ１内の光インタフェース復調手段６で光インタフ
ェースとしてのプロトコルに変換され、光ケーブル１０
０を経由して共有メモリ装置２に送出される。共有メモ
リ装置２は、ＣＰＵ１内の光インタフェース復調手段６
と同一の光インタフェース復調手段６を有し、インタフ
ェース上の信号を復調することによってＣＰＵ１からの
命令を得る。Ｃ．Ｓ．命令は共有メモリ装置２のリクエ
スト処理部１１で処理される。共有メモリ装置２は、上
記処理の結果を、Ｃ．Ｓ．命令を発行したＣＰＵ１にコ
ンディション・コード等のリプライを返却する。リプラ
イの内容は、「共有メモリ領域の書き換えに成功したか
否か」である。共有メモリ装置２からのリプライは光ケ
ーブル１００を経由してＣＰＵ１に伝達され、最終的に
は命令を発行したプロセッサに返却される。

【００１９】ＣＰＵ１はＣ．Ｓ．命令リプライ光伝送路
エラー検出手段５により、共有メモリ装置２に発行した
Ｃ．Ｓ．命令のリプライがインタフェースでエラーした
ことを検出する。この検出結果はＣ．Ｓ．命令リトライ
手段３に出力される。

【００２０】Ｃ．Ｓ．命令リトライ手段３は、共有メモ
リ装置２に対してリプライエラーとなったＣ．Ｓ．命令
のリトライを行うために、Ｃ．Ｓ．命令の再発行を行
う。本命令もＣＰＵ１、および共有メモリ装置２の光イ
ンタフェース復調手段６を介して通知される。また、本
命令が「リトライのＣ．Ｓ．命令」である旨をＣ．Ｓ．
命令リトライ通知手段４が共有メモリ装置２に通知す
る。本通知もＣＰＵ１、および共有メモリ装置２の光イ
ンタフェース復調手段６を介して行われる。リトライ
Ｃ．Ｓ．通知の方法としては、リトライ専用のパケット
を設けてもよいし、また命令コードとして「リトライの
Ｃ．Ｓ．命令」を設けてもよい。

【００２１】共有メモリ装置２では、Ｃ．Ｓ．命令リト
ライ判断手段７において、Ｃ．Ｓ．命令リトライ通知に
よりＣＰＵ１からの命令が「リトライによるＣ．Ｓ．命
令」であることが判断される。共有メモリ装置２は、
Ｃ．Ｓ．命令を実行した際には、その都度リプライステ
ータスをＣ．Ｓ．命令リプライスタック手段７にスタッ
クしておく。ＣＰＵ１からのリクエストが「リトライに
よるＣ．Ｓ．命令」であることを判断した場合には、
Ｃ．Ｓ．命令リトライ判断手段７がリクエスト処理部１
１に、「Ｃ．Ｓ．動作の抑止」を通知する。リクエスト
処理部１１では、ＣＰＵ１からの命令を実行するが、
「Ｃ．Ｓ．動作の抑止」が通知された場合のＣ．Ｓ．命
令は、Ｃ．Ｓ．動作抑止手段８によってその動作が抑止
され、Ｃ．Ｓ．命令リプライスタック手段９にスタック
してある前回のＣ．Ｓ．命令実行時のステータスをスタ
ックリプライ送出手段１０からリプライとしてＣＰＵ１
に光ケーブル１００を介して送出する。本リプライも共
有メモリ装置２およびＣＰＵ１の光インタフェース復調
手段６を介して行われる。

【００２２】このようにリトライＣ．Ｓ．命令時のリプ
ライではなく、前回のＣ．Ｓ．実行時のステータスがリ
プライとして反映されるので、従来技術の問題は生じな
い。

【００２３】次に、第２の実施の形態について図面を参
照して説明する。

【００２４】図２は本発明の第２の実施の形態を示すブ
ロック図である。

【００２５】図２を参照すると、本発明のコンペア・ア
ンド・スワップ制御システムは、ＣＰＵ２１（その他の
装置でも構わない）と、ＣＰＵ２１に使用される共有メ
モリ装置２２と、光ケーブル２００とから構成される。

【００２６】またＣＰＵは、コンペア・アンド・スワッ
プ命令時に共有メモリ装置２２からのリプライが光伝送
路２００でエラーしたことを検出するＣ．Ｓ．命令リプ
ライエラー検出手段２３と、光伝送路２００にてエラー
が検出された命令がコンペア・アンド・スワップ命令で
あったときのみ、リトライ動作を抑止するＣ．Ｓ．命令
リトライ抑止手段２４と、共有メモリ装置内のＣ．Ｓ．
命令リプライスタック手段３１の読み出し行うリプライ
スタック読み出し手段２５と、共有メモリ装置に対し
Ｃ．Ｓ．命令リプライスタック手段３１の読み出し命令
を発行するリプライスタック読み出し通知手段２６と、
光インタフェース復調手段２７とから構成される。

【００２７】また、共有メモリ装置２２は、ＣＰＵ２１
より発行された命令がリプライスタック読み出し通知手
段２６によって発行されたＣ．Ｓ．命令リプライスタッ
ク手段３１の読み出し命令であることを認識するリプラ
イスタック読み出し認識手段２８と、コンペア・アンド
・スワップ命令処理部２９と、Ｃ．Ｓ．命令リプライス
タック手段３１内のスタックリプライをＣＰＵ２１に送
出するスタックリプライ送出手段３０と、コンペア・ア
ンド・スワップ命令実行時のリプライをスタックしてお
くＣ．Ｓ．命令リプライスタック手段３１とから構成さ
れる。

【００２８】ＣＰＵ２１と共有メモリ装置２２とは光ケ
ーブル２００を装置間のインタフェースに用いて接続さ
れる。

【００２９】次に、第２の実施の形態の動作について図
２を参照して説明する。ＣＰＵ２１はＣ．Ｓ．命令リプ
ライエラー検出手段２３により、共有メモリ装置２２に
発行したコンペア・アンド・スワップ命令のリプライが
インタフェースでエラーしたことを検出する。Ｃ．Ｓ．
命令リプライエラー検出手段２３での検出結果はＣ．
Ｓ．命令リトライ抑止手段２４とリプライスタック読み
出し手段２５とに通知される。リプライスタック読み出
し手段２５によって共有メモリ２２のＣ．Ｓ．命令リプ
ライスタック３１内のデータを読み出すことが可能であ
る。

【００３０】具体的には以下のようになる。リプライス
タック読み出し通知手段２６によって共有メモリ装置２
２に、光インタフェース復調手段２７、光ケーブル２０
０を介して、Ｃ．Ｓ．命令リプライスタック手段３１の
内容を読み出す旨が通知される。

【００３１】共有メモリ装置２２では上記リクエストを
リプライスタック読み出し認識手段２８によって認識す
ると、Ｃ．Ｓ．命令リプライスタック手段３１の内容を
スタックリプライ送出手段３０によって、光インタフェ
ース復調手段２７、光ケーブル２００を介してＣＰＵ２
１に送出する。共有メモリ装置２２ではコンペア・アン
ド・スワップ命令を実行した際には、その都度リプライ
ステータスをＣ．Ｓ．命令リプライスタック手段３１に
スタックしておく。

【００３２】このように、コンペア・アンド・スワップ
命令が共有メモリ装置からのリプライが光伝送路でエラ
ーとなった際には共有メモリ内に保持してある「コンペ
ア・アンド・スワップ命令のリプライ」を上位装置が得
ることが出来る。

【００３３】次に、本発明の第３の実施の形態について
図面を参照して詳細に説明する。図３は、本発明の第３
の実施の形態を示すブロック図である。図３を参照する
と、本発明のコンペア・アンド・スワップ制御システム
は、ＣＰＵ４１と、ＣＰＵ４１に使用される共有メモリ
装置４２と、インタフェースＡ４７、インタフェースＢ
４８とから構成される。

【００３４】また、ＣＰＵ４１は、インタフェースＡ４
７のＣ．Ｓ．命令リプライ時のインタフェースエラーを
検出するＣ．Ｓ．命令リプライインタフェースエラー検
出手段Ａ４４と、インタフェースＢ４８のＣ．Ｓ．命令
リプライ時のインタフェースエラーを検出するＣ．Ｓ．
命令リプライインタフェースエラー検出手段Ｂ４５と、
命令リトライ抑止手段４６とから構成される。

【００３５】また、共有メモリ装置４２は、Ｃ．Ｓ．命
令実行時には、同一のリプライデータを送出するＣ．
Ｓ．命令時同一リプライ送出手段を含んで構成される。

【００３６】次に、第３の実施の形態の動作について図
３、図４、図５を参照して説明する。図４は、通常時の
データ転送のデータの並びを示すイメージ図である。図
５は、コンペア・アンド・スワップ命令リプライ時のデ
ータ転送のデータの並びを示すイメージ図である。

【００３７】ＣＰＵ−共有メモリ装置間のインタフェー
スは、インタフェースＡ４７、インタフェースＢ４８の
２本有する。通常のメモリライトおよび、メモリリード
動作においては、転送データを２本のインタフェースに
分散し、スループットを向上させた使い方をする。たと
えば、Ａ、Ｂ、Ｃ、Ｄ、Ｅ・・・・・のそれぞれのデー
タを転送する際にインタフェースＡ、Ｂは図４のように
行う。しかし、コンペア・アンド・スワップ命令のリプ
ライを上記のようにインタフェースＡ４７、Ｂ４８にス
ライスしてしまうと、片側のインタフェースで間欠エラ
ーが発生した時に、コンペア・アンド・スワップ命令は
失敗となってしまう。そこで、コンペア・アンド・スワ
ップ命令のリプライはインタフェースＡ４７、Ｂ４８に
同一のデータを送出するように共有メモリ装置で制御を
行う。インタフェース上のデータは図５のようになる。

【００３８】コンペア・アンド・スワップ命令のリプラ
イ時に同一データをインタフェースＡ、Ｂに送出するこ
とは、特別な技術を用いることなく従来の制御技術で充
分可能である。Ｃ．Ｓ．命令時同一リプライ送出手段４
３で、コンペア・アンド・スワップ命令のリプライデー
タをインタフェースＡ４７、Ｂ４８に送出する。Ｃ．
Ｓ．命令リプライインタフェースエラー検出手段Ａ４
４、Ｂ４５で各インタフェースのエラー検出を行う。命
令リトライ抑止手段４６は、Ｃ．Ｓ．命令リプライイン
タフェースエラー検出手段４４および４５のどちらか片
方でもエラーを検出していない場合は「コンペア・アン
ド・スワップ命令は正常終了した」と判断し、コンペア
・アンド・スワップ命令の命令リトライを行わないよう
に制御する。

【００３９】

【発明の効果】以上説明した通り、本発明には、リプラ
イをスタックに格納しておき、リプライにおいてエラー
が検出された場合に、スタックに格納されたリプライを
送出することにより、また、あるいはリプライの２重化
を行うことにより、共有メモリ装置を使用する上位装置
とのインタフェースにシリアル・リンクを使用した場合
に、コンペア・アンド・スワップ命令においてインタフ
ェース上でエラーが発生したとしても、プロセッサに本
来返却されなくてはいけないリプライが消失し、不正な
リプライが返る問題が発生せず、後続の処理に影響を与
えないという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。

【図２】本発明の第２の実施の形態の構成を示すブロッ
ク図である。

【図３】本発明の第３の実施の形態の構成を示すブロッ
ク図である。

【図４】ケーブル上のデータのイメージ図である。

【図５】ケーブル上のデータのイメージ図である。

【符号の説明】

１、２１、４１ ＣＰＵ ２、２２、４２ 共有メモリ装置 ３ Ｃ．Ｓ．命令リトライ手段 ４ Ｃ．Ｓ．命令リトライ通知手段 ５ Ｃ．Ｓ．命令リプライエラー検出手段 ６、２７ インタフェース復調手段 ７ Ｃ．Ｓ．命令リトライ判断手段 ８ Ｃ．Ｓ．動作抑止手段 ９、３１ Ｃ．Ｓ．命令リプライスタック手段 １０、３０ スタックリプライ送出手段 １１ リクエスト処理部 ２３ Ｃ．Ｓ．命令リプライエラー検出手段 ２４ Ｃ．Ｓ．命令リトライ抑止手段 ２５ リプライスタック読み出し手段 ２６ リプライスタック読み出し通知手段 ２８ リプライスタック読み出し認識手段 ４３ Ｃ．Ｓ．命令時同一リプライ送出手段 ４４ Ｃ．Ｓ．命令リプライインタフェースエラー検
出手段Ａ ４５ Ｃ．Ｓ．命令リプライインタフェースエラー検
出手段Ｂ ４６ 命令リトライ抑止手段 ４７ インタフェースＡ ４８ インタフェースＢ １００、２００ 光ケーブル

フロントページの続き (56)参考文献 特開 平４−286044（ＪＰ，Ａ) 特開 昭62−85372（ＪＰ，Ａ) 特開 昭63−286959（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 15/177 678 G06F 12/00 572

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】複数のプロセッサを持つＣＰＵと、前記プ
   ロセッサにより共有される共有メモリ装置と、前記共有
   メモリと前記ＣＰＵとを接続するシリアルリンク式のイ
   ンタフェースとを有するコンペア・アンド・スワップ制
   御システムにおいて、前記ＣＰＵが、コンペア・アンド
   ・スワップ命令実行時に前記共有メモリ装置からのリプ
   ライが前記インタフェース上でエラーしたことを検出す
   るコンペア・アンド・スワップ命令リプライエラー検出
   手段と、前記エラー検出時にコンペア・アンド・スワッ
   プ命令をリトライするコンペア・アンド・スワップ命令
   リトライ手段と、発行した命令がリトライのためのコン
   ペア・アンド・スワップ命令であることを前記共有メモ
   リ装置に通知するコンペア・アンド・スワップ命令リト
   ライ通知手段とを有し、前記共有メモリ装置が、コンペ
   ア・アンド・スワップ命令実行時のリプライをスタック
   しておくコンペア・アンド・スワップ命令リプライスタ
   ック手段と、前記リトライのためのコンペア・アンド・
   スワップ命令であるかどうか判断するコンペア・アンド
   ・スワップ命令リトライ判断手段と、前記コンペア・ア
   ンド・スワップ命令リトライ判断手段の判断結果がリト
   ライのコンペア・アンド・スワップ命令である場合に、
   コンペア・アンド・スワップ動作を抑止するコンペア・
   アンド・スワップ動作抑止手段と、前記コンペア・アン
   ド・スワップ動作抑止手段によってコンペア・アンド・
   スワップ動作を抑止した場合には、前記コンペア・アン
   ド・スワップ命令リプライスタック手段によってスタッ
   クされているコンペア・アンド・スワップ命令実行時の
   リプライを前記ＣＰＵに返却するスタックリプライ送出
   手段とを有することを特徴とするコンペア・アンド・ス
   ワップ制御システム。
2. 【請求項２】 複数のプロセッサを持つＣＰＵと、前記
   プロセッサにより共有される共有メモリ装置と、前記共
   有メモリと前記ＣＰＵとを接続するシリアルリンク式の
   インタフェースとを有するコンペア・アンド・スワップ
   制御システムにおいて、前記ＣＰＵが、コンペア・アン
   ド・スワップ命令実行時に前記共有メモリ装置からのリ
   プライが前記インタフェースでエラーしたことを検出す
   るコンペア・アンド・スワップ命令リプライエラー検出
   手段と、前記エラー検出時にコンペア・アンド・スワッ
   プ命令のリトライを抑止するコンペア・アンド・スワッ
   プ命令リトライ抑止手段と、前記エラー検出時に前記共
   有メモリ装置内のコンペア・アンド・スワップ命令リプ
   ライスタックを読み出すリプライスタック読み出し手段
   と、リプライスタック読み出しを共有メモリ装置に通知
   するリプライスタック読み出し通知手段とを有し、前記
   共有メモリ装置が、コンペア・アンド・スワップ命令実
   行時のリプライをスタックしておくコンペア・アンド・
   スワップ命令スタックリプライ手段と、前記ＣＰＵから
   のリクエストがスタックリプライ読み出しであることを
   認識するスタックリプライ読み出し認識手段と、前記リ
   プライスタック読み出し認識手段の結果、前記コンペア
   ・アンド・スワップ命令リプライスタック手段の内容を
   前記ＣＰＵに送出するリプライスタック送出手段とを有
   することを特徴とするコンペア・アンド・スワップ制御
   システム。
3. 【請求項３】 前記ＣＰＵと前記共有メモリ手段とに前
   記シリアルリンク式のインタフェースの復調手段を有す
   ることを特徴とする請求項１または請求項２記載のコン
   ペア・アンド・スワップ制御システム。
4. 【請求項４】 複数のプロセッサを持つＣＰＵと、前記
   プロセッサにより共有される共有メモリ装置と、前記共
   有メモリと前記ＣＰＵとを接続する複数のシリアルリン
   ク式のインタフェースとを有するコンペア・アンド・ス
   ワップ制御システムにおいて、前記共有メモリ装置が、
   コンペア・アンド・スワップ命令のリプライ時には、同
   一のリプライデータを前記複数のインタフェースに送出
   するコンペア・アンド・スワップ命令時同一リプライ送
   出手段を有し、前記ＣＰＵが、前記各インタフェース上
   のコンペア・アンド・スワップ命令リプライのインタフ
   ェースエラーを検出する各インタフェースに対応するコ
   ンペア・アンド・スワップ命令リプライインタフェース
   エラー検出手段と、前記コンペア・アンド・スワップ命
   令リプライインタフェースエラー検出手段の結果を判断
   し、命令の抑止を行うコンペア・アンド・スワップ命令
   リトライ抑止手段とを有することを特徴とするコンペア
   ・アンド・スワップ制御システム。