KR20010026932A - 셀과 코아/페리 사이의 평탄화 방법 - Google Patents

셀과 코아/페리 사이의 평탄화 방법 Download PDF

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Abstract

본 발명은 셀 영역과 코아/페리 영역사이의 부분에서 발생되는 단차를 줄이 수 있는 셀과 코아/페리 사이의 평탄화 방법을 제공한다. 이 방법은 현상시 제거되는 포토레지스트층의 두께가 페리 영역 윗부분보다 셀 윗부분이 크도록 현상 공정을 수행하고, 에치백 공정을 수행한다.

Description

셀과 코아/페리 사이의 평탄화 방법{METHOD OF PLANARIZATION BETWEEN CELL AND CORE/PERI}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 좀 더 구체적으로는 셀과 코아/페리 영역 사이의 단차를 감소기키기 위한 셀과 코아/페리 사이의 평탄화 방법에 관한 것이다.
반도체 소자는 고집적화 및 대용량화되고 있다. 따라서 반도체 소자의 구현시 종래 기술의 적용이 점점 어려워지고 있다. 특히, 반도체 소자의 고집적화를 실현하기 위하여 단위 메모리의 셀(cell) 면적이 감소하므로 이에 따른 충분한 커패시터를 갖는 셀을 구현하기 위한 기술이 다각적으로 개발되고 있다. 셀 단위 면적당 커패시터의 측면에서 가장 유리한 구조는 COB(capacitor on bit line)이지만, 이러한 구조(architecture)를 적용할 경우, 가장 큰 문제점은 커패시터 형성 후 셀과 코아(core)/페리(peri) 영역의 단차가 크게 발생한다는 점이다.
이러한 단차의 발생은 후속 공정의 공정마진을 감소시키기 때문에 여러 종류의 층간 절연막(inter layer dielectrics; ILD)을 적용하여 개선하고 있다. 대표적인 ILD 재료로는 BPSG(boron phosphor silicate glass) 계열, SOG(spin on glass) 계열 그리고 TEOS(tetra ethyl ortho-silicate) 계열 등이 있다. 이 중 BPSG 계열은 ILD 증착 후 열을 가하고 유리의 유동성질을 이용하여 평탄화시키는 방법이며, 현재 상용화되고 있는 반도체 소자에 많이 이용되고 있다. 그러나, 반도체 소자의 최소 선폭이 감소되면서 트랜지스터의 채널 길이가 감소되고 있으므로, 고온 공정시 트랜지스터의 단락 등의 문제점이 발생하기 때문에 이와 같은 방법은 차세대 반도체 소자에 적용할 수 없다. 한편, SOG 계열은 용액의 흐름 성질을 이용한 평탄화 방법으로서, Ozon-TEOS(tetra ethyl ortho-silicate) 그리고 PE-TEOS(plasma enhanced TEOS) 계열 등의 다른 ILD 재료와 조합하고, 에치백(etch back) 공정을 추가하여 적용한다. 그러나, SOG 계열을 적용할 경우, 반도체 소자의 제조 공정이 복잡해지고 셀과 페리 영역의 단차를 궁극적으로 개선시키지 못하는 단점이 있다. 이는 용액의 흐름 성질에 의하여 부분적인 단차는 개선되지만, 셀 중앙 부위에 존재하는 SOG의 양과 페리 영역에 존재하는 SOG의 양이 같기 때문이다. 이와 같은 문제점은 용액성질을 갖는 포토레지스트(photoresist; PR)의 경우도 마찬가지이다.
본 발명은 이와 같은 종래 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자의 제조 공정에서 셀과 코아/페리 영역 사이의 단차를 감소시킬 수 있는 새로운 형태의 셀과 코아/페리 사이의 평탄화 방법을 제공하는데 있다.
도 1은 본 발명의 실시예에 따른 셀과 코아/페리 사이의 평탄화 방법을 설명하기 위한 플로우 챠트;
도 2a 내지 도 3b는 도 1의 본 발명의 바람직한 실시예에 따른 셀과 코아/페리 사이의 평탄화 방법을 순차적으로 보여주는 다이어그램들이다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 본 발명은 셀 영역과 코아/페리 영역사이의 부분에서 발생되는 단차를 줄이 수 있는 셀과 코아/페리 사이의 평탄화 방법을 제공한다. 이 방법은 현상시 제거되는 포토레지스트층의 두께가 페리 영역 윗부분보다 셀 윗부분이 크도록 현상 공정을 수행하는 단계 및; 상기 현상 공정을 수행한 후 에치백 공정을 수행하는 단계를 포함한다.
이와 같은 본 발명의 셀과 코아/페리 사이의 평탄화 방법은 그 바람직한 실시예에 의하면, 상기 현상 공정이 수행되는 상기 포토레지스트층이 상기 셀과 페리 영역의 단차 차이에 의한 디포커스에 의해서 노광되도록 하는 단계를 더 포함할 수 있다.
이와 같은 본 발명의 셀과 코아/페리 사이의 평탄화 방법은 그 바람직한 실시예에서, 상기 현상 공정이 수행되는 상기 포토레지스트층이 패턴이 형성되지 않을 정도의 작은 더미 패턴이 형성된 마스크를 이용하여 노광되도록 하는 단계를 더 포함할 수 있다.
본 발명의 셀과 코아/페리 사이의 평탄화 방법은 셀과 코아/페리 영역 사이의 단차를 평탄화한다. 본 발명의 셀과 코아/페리 사이의 평탄화 방법은 PR 에치백 공정을 기본으로 적용하고, 도포된 PR 경사(slope)의 평탄화를 통해 최종 평탄화된 ILD를 얻는다. 따라서, 본 발명의 특징은 도포된 PR 경사를 변화시키는 방법이다. 이는 셀과 코아/페리 영역 사이의 단차가 다름을 이용하여 노광시 포커스 차이에 따른 노광 정도를 조절하고, PR의 일부만 현상하여 제거하는 원리를 이용한다.
이와 같은 본 발명의 셀과 코아/페리 사이의 평탄화 방법에 의하면, 도포된 PR 경사의 평탄화를 통해 최종 평탄화된 ILD를 얻으므로 공정이 복잡하지 않고, 반도체 소자의 제조 공정에서 셀과 코아/페리 영역 사이의 단차를 감소시킬 수 있다.
이하, 도 1 내지 도 3b를 참조하면서 본 발명의 바람직한 실시예에 따른 셀과 코아/페리 영역 사이의 평탄화 방법을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 셀과 코아/페리 사이의 평탄화 방법을 설명하기 위한 플로우 챠트이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 셀과 코아/페리 사이의 평탄화 방법은 셀 커패시터를 형성하는 단계(S500), 층간 절연막을 형성하는 단계(S510), 상기 층간 절연막 위에 포토레지스트층을 형성하는 단계(S520), 상기 포토레지스트층을 노광하는 단계(S530), 노광된 포토레지스트층을 현상하는 단계(S540) 그리고 현상 공정에 의해서 현상된 면에 에치백 공정을 수행하는 단계(S550)로 이루어진다.
이와 같은 셀과 코아/페리 사이의 평탄화 방법은 셀 커패시터를 형성하는 공정까지는 일반적인 공정과 같다. 즉, STI(shallow trench isolation) 공정을 이용하여 활성 영역을 형성하고, 웰(well)을 비롯한 트랜지스터 문턱전압(threshold voltage) 조절용 이온주입공정을 진행한다. 그리고, 게이트 산화막 성장 및 게이트를 침적/노광/식각 공정을 통하여 형성한 후, 소오스(source)/드레인(drain) 형성을 위한 이온주입공정을 진행한다. 트랜지스터간의 인접 연결을 위한 패드(pad), 콘택(contact) 그리고 비트 라인(bit line; B/L) 형성을 위한 공정을 진행한 후, 커패시터와 트랜지스터간의 상호 연결을 위한 콘택(barried contact; BC)을 형성하고 스토리지 폴리실리콘을 침적/노광/식각하는 공정을 진행한다. 스토리지 노드(storage node)는 스택형(stack type)이나 트랜치형(trench type) 모두 가능하다. 스토리지 노드를 형성한 후, 커패시터용 유전막 및 상부 전극을 데포(depo)하고, 노광 및 식각 공정을 통하여 셀 커패시터 공정을 완료한다. 도 2a는 이와 같은 셀 커패시터 공정이 완료된 예를 보인 도면이다. 도 2a에서 보인 바와 같이, 셀 커패시터 공정이 완료된 상태는 셀 영역과 코어/페리 영역 사이에서 심한 단차가 발생되는 것을 알 수 있다.
이와 같은 상태에서 도 2b에서 보인 바와 같이, 층간 절연막과 포토레지스트층을 순차적으로 형성한다. 층간 절연막의 재료는 TEOS 계열 또는 다른 일반적인 재료의 산화막을 사용한다. 층간 절연막은 메탈 콘택 에치 능력과 평탄도를 상호 고려하여 0.5㎛ 이상의 두께로 데포한다. 층간 절연막 데포 후, 포토레지스트를 도포한다. 이때, 포토레지스트는 층간 절연막과 마찬가지로 최종 평탄도를 고려하여 0.7㎛ 이상의 두께로 도포한다. 여기서, 일반적으로 포토레지스트를 도포하면 셀 중앙 부위의 포토레지스트층의 두께와 페리 영역의 포토레지스트층의 두께가 같아지기 때문에, 포토레지스트 도포 후 에치백 공정을 수행하면 국부적인 단차의 개선은 기대할 수 있으나, 전체적인 단차의 개선은 불가능하다.
다음으로, 포토레지스트를 도포한 후, 노광 공정과 현상 공정을 순차적으로 진행한다. 이때, 현상 공정을 진행할 때 제거되는 포토레지스트는 포토레지스트층의 표면으로부터 이루어지도록 한다. 즉, 포토레지스트층 전체 두께에 걸쳐서 현상되지 않고, 포토레지스트층의 표면으로부터 일정한 두께만큼 제거되도록 하는 것이다. 본 발명의 바람직한 실시예에서 상기 현상시 제거되는 포토레지스트층의 두께는 페리 영역 윗부분보다 셀 윗부분이 크도록 현상 공정을 진행한다.
이와 같은 방법은 포토레지스트의 두께 방향으로의 포토레지스트의 반응 정도를 조절하므로써 이룰 수 있을 것이다. 포토레지스트의 반응 정도를 조절하는 방법에는 상기 포토레지스트층을 형성하는 단계(S520) 다음에 행해지는 베이킹 공정(baking process)시 온도와 시간 등의 조건을 조절할 수 있을 것이며, 상기 노광 공정(S530)시 저에너지에 의한 노광을 실시하거나, 포토레지스트층을 형성할 때 감광도(photoresistivity)가 낮은 포토레지스트를 사용하므로써, 포토레지스트의 두께 방향으로 반응 정도를 용이하게 조절할 수 있도록 한다.
또한, 상기 현상 공정이 수행되는 상기 포토레지스트층이 상기 셀과 페리 영역의 단차 차이에 의한 디포커스(defocus)에 의해서 노광되도록 할 수 있을 것이다. 즉, 포토레지스트의 노광시 포커스 깊이(depth of focus; DOF) 여유(margin)를 적게 주고 상대적으로 높은 단차를 갖는 셀 위에 포커스를 맞추면, 단차가 낮은 페리 영역에 하부 포커스(under focus)가 일어나는 현상을 이용한다. 이때, 포토 마스크는 패턴이 없는 것을 이용해도 되지만, 보다 효과적인 디포커스 현상을 주기 위해 반도체 웨이퍼에는 패턴이 형성되지 않을 정도의 작은 더미 패턴(dummy)을 형성시킨 마스크를 이용한다. 이와 같은 방법을 이용하면, 도 3a에서 보인 바와 같이, 셀 윗부분은 페리 영역의 윗부분보다 상대적으로 두꺼운 양의 포토레지스트가 노광되고 현상되어 포토레지스트층 표면의 경사는 처음의 경사에 비하여 평탄한 결과를 얻을 수 있다.
이와 같이 셀 영역의 윗부분과 코아/페리 영역의 윗부분의 포토레지스트층의 표면이 완만한 경사를 갖도록 현상된 후, 포토레지스트 에치백 공정을 진행한다(S550). 포토레지스트 에치백 공정은 하부에 형성된 층간 절연막과 상부에 형성된 포토레지스트층을 동시에 에치하는 공정이다. 이때, 하부의 층간 절연막의 재질에 따라서 포토레지스트와 층간 절연막의 선택비를 조절하여, 도 3b와 같은 최종 평탄화된 층간 절연막을 형성시킨다.
이와 같은 본 발명은 셀 영역과 코아/페리 영역사이의 부분에서 발생되는 단차를 줄이 수 있는 셀과 코아/페리 사이의 평탄화 방법을 제공한다. 물론, 본 발명의 셀과 코아/페리 사이의 평탄화 방법을 실제에 적용함에 있어서는 다른 환경 조건들도 더불어서 설정할 필요가 있거나 본 발명에서 제시한 조건들을 더욱 구체적으로 하여 설정할 필요가 있을 것이다. 그러나, 이와 같은 조건들은 이 분야의 종사자들이라면 본 발명의 셀과 코아/페리 사이의 평탄화 방법을 기본으로 하여 용이하게 실시할 수 있을 것이다.
이와 같은 본 발명에 의하면, 도포된 PR 경사의 평탄화를 통해 최종 평탄화된 ILD를 얻으므로 공정이 복잡하지 않고, 반도체 소자의 제조 공정에서 셀과 코아/페리 영역 사이의 단차를 감소시킬 수 있다.

Claims (3)

  1. 현상시 제거되는 포토레지스트층의 두께가 페리 영역 윗부분보다 셀 윗부분이 크도록 현상 공정을 수행하는 단계 및;
    상기 현상 공정을 수행한 후 에치백 공정을 수행하는 단계를 포함하는 셀과 코아/페리 사이의 평탄화 방법.
  2. 제 1 항에 있어서,
    상기 현상 공정이 수행되는 상기 포토레지스트층이 상기 셀과 페리 영역의 단차 차이에 의한 디포커스에 의해서 노광되도록 하는 단계를 더 포함하는 셀과 코아/페리 사이의 평탄화 방법.
  3. 제 1 항에 있어서,
    상기 현상 공정이 수행되는 상기 포토레지스트층이 패턴이 형성되지 않을 정도의 작은 더미 패턴이 형성된 마스크를 이용하여 노광되도록 하는 단계를 더 포함하는 셀과 코아/페리 사이의 평탄화 방법.
KR1019990038439A 1999-09-09 1999-09-09 셀과 코아/페리 사이의 평탄화 방법 KR20010026932A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372598B2 (en) 1998-06-16 2002-04-16 Samsung Electronics Co., Ltd. Method of forming selective metal layer and method of forming capacitor and filling contact hole using the same

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