KR20010017559A - 모오스 트랜지스터의 구조 - Google Patents

모오스 트랜지스터의 구조 Download PDF

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윤종용
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Abstract

본 발명은 반도체 장치 중 MOS 트랜지스터의 구조에 관한 것으로, 하부 실리콘-절연막-상부 실리콘 구조의 SOI 기판에 이온 주입 공정이 수행되어 상기 하부 실리콘 소정 영역에 도핑 영역이 형성된다. 상기 SOI 기판 상에 MOS 트랜지스터가 형성된다. 상기 MOS 트랜지스터와 도핑 영역 사이에 기생 커패시터가 형성되고, 상기 도핑 영역과 기판 사이에도 기생 커패시터가 형성되어 기생 커패시터가 직렬로 연결된다. 이로써, 종래의 SOI 기판에서 발생되는 기생 커패시터가 새롭게 형성된 커패시터와의 직렬 연결에 의해 전체 커패시턴스가 감소되는 효과가 나타난다.

Description

모오스 트랜지스터의 구조{STRUCTURE OF MOS TRANSISTORS}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로 MOS 트랜지스터의 구조에 관한 것이다.
실리콘 소자는 접합 용량에 기인하는 기생회로소자(parasitic circuit devices)를 갖게 되는 문제를 가지고 있다. 실리콘 기판 위에 형성된 MOS(Metal-Oxide-Silicon) 트랜지스터 사이에서는 기생 트랜시스터(parasitic transistor)가 존재하게 되어 문제를 야기 시킨다.
이러한 기생 트랜지스터 발생 문제를 극복하기 위해 SOI(Silicon On Insulator) 공정을 이용하는 방법이 있다. 그러나, 이것은 새로운 기생회로를 유발하는데 MOS 트랜지스터와 실리콘 기판 사이의 절연막으로 인해 소오스(source)-기판, 드레인(drain)-기판 및 바디(body)-기판 사이에 기생 커패시터(parasitic capacitor)가 발생된다.
도 1은 종래의 MOS 트랜지스터의 형성을 보여주는 단면도이다.
도 1을 참조하면, 실리콘 기판 상에 증착된 매몰 산화막(buried oxide;BOX)이 있다. 상기 매몰 산화막 상에 MOS 트랜지스터가 형성되어 있고, 상기 MOS 트랜지스터는 소오스 영역, 드레인 영역 및 바디 영역으로 구성된다. 상기 소오스-매몰 산화막-기판, 드레인-매몰 산화막-기판 및 바디-매몰 산화막-기판 구조는 커패시터의 구조를 이루어 기생 커패시턴스를 유발하여 MOS 트랜지스터 동작 속도 저하와 전력 손실이라는 문제를 유발한다. 상기 기생 커패시턴스를 억제하기 위해 상기 매몰 산화막의 두께를 증가시키는 방법이 있지만, 이 경우에 소자에서 발생하는 열이 기판으로 원활하게 방출되지 않아 소자에 치명적인 결함이 발생될 수 있다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, SOI 기판에 형성된 MOS 트랜지스터에서 발생하는 기생 커패시턴스를 감소시킬 수 있는 MOS 트랜지스터의 구조를 제공함에 그 목적이 있다.
도 1은 종래의 MOS 트랜지스터의 구조를 보여주는 단면도이다.
도 2는 본 발명의 실시예에 따른 MOS 트랜지스터의 구조를 보여주는 단면도이다.
도 3 내지 도 6은 본 발명의 실시예를 응용하여 실시할 수 있는 또 다른 MOS 트랜지스터의 구조를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
110, 210 : 하부 실리콘 기판 212 : 도핑 영역
214 : 매몰 산화막 114, 216 : 소자 격리막
116, 218 : 게이트 전극층 118, 220 : 소오스
120, 222 : 바디 122, 224 : 드레인
상술한 목적을 달성하기 위한 본 발명에 의하면, MOS 트랜지스터 구조는 하부 실리콘 기판-절연막-상부 실리콘막 구조의 SOI 기판과; 상기 하부 실리콘 기판 표면의 소정 영역에 형성된 도핑 영역 및; 상기 상부 실리콘막 내에 형성된 소오스, 바디 및 드레인 구조의 트랜지스터를 포함한다.
(실시예)
이하 도 2를 참조하여 본 발명의 실시예를 자세히 설명한다.
본 발명의 신규한 MOS 트랜지스터의 구조는, 매몰 산화막 하부의 실리콘막 내에 소정의 도핑된 영역을 형성하여 종래의 기생 커패시터와 직렬인 새로운 기생 커패시터가 형성되도록 하므로 전체적인 커패시턴스를 감소시킬 수 있다.
도 2는 본 발명의 실시예에 따른 MOS 트랜지스터의 구조를 보여주는 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 신규한 MOS 트랜지스터의 구조는 하부 실리콘 기판(210)-매몰 산화막(214)-상부 실리콘막으로 구성된 SOI 기판과, 상기 하부 실리콘 기판(210) 내의 소정 영역에 N형으로 형성된 도핑 영역(212)을 포함하되 상기 하부 실리콘막(210)은 P형의 반도체로 형성되어 있다. 상기 매몰 산화막(214) 상의 상기 상부 실리콘막 내에 형성된 소오스(source), 바디(body) 및 드레인(drain)(220, 222, 224)과 상기 바디 상에 형성된 게이트 전극층을 포함한다. 상기 소오스(220)는 N+, 상기 바디(222)는 P- 및 상기 드레인(224)는 N+로 도핑되어 있다.
도 2를 참조하여 본 발명의 실시예에 따른 MOS 트랜지스터 형성 방법을 상세히 설명한다.
P형의 하부 실리콘 기판(210)에 매몰 산화막(214) 및 상부 실리콘막이 적층된 SOI 기판이 형성된다. 상기 매몰 산화막(214)은 SiO2가 사용되어 100-400nm 두께 범위로 형성된다. 상기 SOI 기판은 소자의 동작 속도를 빠르게 하는 이점을 가지고 있다.
상기 SOI 기판에 이온 주입 공정이 수행되어 상기 하부 실리콘막(210) 내의 소정 영역에 N형의 도핑 영역(212)이 형성된다. 상기 N형의 도핑 영역(212)은 인(P) 또는 비소(As) 이온을 사용하여 형성된다. 또한, 상기 인 또는 비소 이온은 PH3, AsH3등의 기체들을 이온화 시켜서 생성된다. 상기 도핑 영역(212)은 후속으로 형성되는 MOS 트랜지스터의 소오스, 바디 및 드레인 영역이 차지하는 면적과 대응된다. 즉, MOS 트랜지스터의 폭과 같은 크기로 형성된다.
상기 상부 실리콘막에 활성 영역과 비활성 영역을 정의하기 위해 소자 격리막(216)이 형성된다. 상기 활성 영역의 상기 상부 실리콘막 상에 이온 주입 공정이 수행되므로 P- 웰(well)이 형성된다. 상기 상부 실리콘막 상에 게이트 산화막, 폴리실리콘막 및 절연막이 차례로 증착된 후 사진 공정을 통해 패터닝 되므로 게이트 전극층(116)이 형성된다. 상기 기판 전면에 절연막이 증착된 후 에치백(etch back) 공정이 수행되어 상기 게이트 전극층 측면에 스페이서가 형성된다.
상기 게이트 전극층과 스페이서를 마스크로 사용하여 고농도 이온 주입 공정이 수행된다. 결과적으로, 상기 게이트 전극 양쪽에 N+ 소오스/드레인(220, 224) 영역이 형성된다. 이로써, 상기 활성 영역에 소오스, 바디 및 드레인(220, 222, 224) 영역이 형성된다.
상기 SOI 기판은 일반적으로 하부 실리콘막(210)이 VSS로 접지되어 있다. 따라서, 상기 소오스, 바디 및 드레인(220, 222, 224)과 상기 도핑 영역(212) 사이에는 기생 커패시터(parasitic capacitor)가 형성된다. 또한, 상기 하부 실리콘막(210)이 접지되어 있기 때문에 상기 N형 도핑 영역(212)과 상기 P형 하부 실리콘막(210) 사이에는 역바이어스(back bias)가 걸려 일종의 다이오드 역할을 한다. 역바이어스가 걸린 상기 다이오드는 접합 영역에 공핍층이 생기고 이 공핍층은 두 도전체 사이의 유전체 역할을 하여 새로운 기생 커패시터를 형성한다.
그러므로, 상기 MOS 트랜지스터와 하부 실리콘막(210) 사이에 두 개의 기생 커패시터가 직렬로 연결된다. 즉, 상기 소오스(220)와 하부 실리콘막(210), 상기 바디(222)와 하부 실리콘막(210) 및 상기 드레인(224)과 하부 실리콘막(210) 사이에 도 2에 표시된 회로와 같이 기생 커패시터가 형성된다. 이러한 직렬 커패시터의 커패시턴스(capacitance)는 각각의 커패시턴스보다 작아지는 효과가 있다.
도 3은 상기 N형 도핑 영역(212)이 상기 바디(222)와 드레인(224) 하부에 위치하도록 한 형태이다.
도 4는 상기 N형 도핑 영역(212)이 드레인(224) 하부에 위치하도록 한 형태이다.
도 5는 상기 N형 도핑 영역(212)이 바디(222) 하부에 위치하도록 한 형태이다.
도 6은 상기 N형 도핑 영역이(212) 상기 매몰 산화막(214) 밑의 상기 하부 실리콘 기판(210) 상부 전면에 위치하도록 한 형태이다.
이상에서, 본 발명에 따른 MOS 트랜지스터의 구조를 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
본 발명은 하부 실리콘 기판과 매몰 산화층 사이에 도핑 영역을 형성하므로 하부 실리콘 기판과 MOS 트랜지스터 사이에 발생하는 기생 커패시턴스를 감소시키는 효과가 있다.

Claims (3)

  1. 하부 실리콘 기판(210)-절연막(212)-상부 실리콘막 구조의 SOI 기판과;
    상기 하부 실리콘막(210) 표면의 소정 영역에 형성된 도핑 영역(212) 및;
    상기 상부 실리콘막 내에 형성된 소오스, 바디 및 드레인(220, 222, 224) 구조의 트랜지스터를 포함하는 것을 특징으로 하는 MOS 트랜지스터 구조.
  2. 제 1 항에 있어서,
    상기 도핑 영역(212)은 상기 소오스, 바디 및 드레인 영역(220, 222, 224) 중 적어도 하나의 영역 하부에 있는 상기 하부 실리콘 기판(210) 상부 내의 소정 영역에 위치하거나 상기 하부 실리콘 기판(210) 상부 전면에 걸쳐 형성되는 것을 특징으로 하는 SOI MOS 트랜지스터 구조.
  3. 제 1 항에 있어서,
    상기 기판(210)은 접지되어 있는 것을 특징으로 하는 MOS 트랜지스터 구조.
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