KR20010017499A - method for fabricating semiconductor device - Google Patents

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KR20010017499A
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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to prevent a gate electrode from being damaged by insufficient shoulder margin and to prevent short circuits between gate electrodes and between polysilicon layers, by filling a space between gate electrodes by using an insulating layer of a silicon-on-glass(SOG) or flowable oxide(FOX) material. CONSTITUTION: A gate electrode(102) composed of the first and second insulating layers(104,106) is formed on a semiconductor substrate(100). A lightly doped drain(LDD) region is formed in the substrate on both sides of the gate electrode. A spacer(108) of an insulating material is formed on both sidewalls of the gate electrode including the first and second insulating layers. A source/drain junction adjacent to the LDD junction is formed in the substrate on both sides of the spacer. A buffer layer is formed on the resultant structure. The third insulating layer(112) of a silicon-on-glass(SOG) or flowable oxide(FOX) material is formed on the buffer layer to completely fill the spacer between the gate electrodes including the first and second insulating layers. A heat treatment is performed to harden the third insulating layer. The third insulating layer is etched back until the surface of the buffer layer is exposed. The fourth insulating layer is formed on the resultant structure.

Description

반도체 소자 제조방법{method for fabricating semiconductor device}Method for fabricating semiconductor device

본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 디램(DRAM)과 로직(logic)이 머지(merge)된 MDL(Merged Memory and Logic) 제조시 야기되는 보이드 발생 문제를 해소하여 고신뢰성의 소자를 구현할 수 있도록 한 반도체 소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to solve a void generation problem caused by manufacturing a merged memory and logic (MDL) in which a DRAM and a logic are merged. The present invention relates to a semiconductor device manufacturing method capable of implementing the device.

반도체 소자의 집적도가 증가함에 따라 디바이스의 고성능화를 요구하는 소비자의 다양한 욕구에 부응하기 위하여 시스템 온 칩(system on chip) 제품의 전 단계로서 메모리(예컨대, 디램)와 로직이 하나의 칩에 머지되는 형태의 복합 칩(예컨대, MDL)이 탄생하게 되었다.As the integration of semiconductor devices increases, memory (e.g., DRAM) and logic are merged into one chip as a preliminary stage of system on chip products in order to meet various demands of consumers requiring higher performance of devices. Formed composite chips (eg MDLs) have been born.

상기 MDL은 개별적인 메모리 제품과 로직 제품을 하나의 칩 안에 구현하기 때문에 소형화, 저전력화, 고속화 및 낮은 EMI(electro magnetic interferance) 노이즈 실현이 가능하다는 등의 장점을 지녀, 최근 많은 분야에서 이의 개발과 관련된 연구가 활발하게 진행되고 있다.The MDL has the advantages of miniaturization, low power consumption, high speed, and low electro magnetic interferance (EMI) noise because the individual memory and logic products are implemented in one chip. Research is active.

이와 같이 디램 제품과 로직 제품을 머지할 경우, 소자 제조 과정에서 다양한 문제점들이 제기되고 있는데, 특히 최근에는 디램의 디자인 룰이 서브 미크론(sub micron) 이하로 다운(down)됨에 따라 다램 자체에서 발생되는 문제점보다는 머지시 발생되는 문제점이 새로운 이슈(issue)로 부각되고 있다.When merging DRAM products and logic products as described above, various problems are raised in the device fabrication process. In particular, recently, as DRAM design rules are lowered to less than sub microns, Rather than problems, merging problems are emerging as new issues.

이것은, 256MDRAM과 같이 0.25㎛ 이하의 디자인 룰을 갖는 고집적화된 소자의 경우 DC(direct contact)와 BC(buried contact) 형성이 이루어질 게이트 전극 간의 스페이스(space)가 0.3㎛ 이하의 크기로 제한되므로, 후단 산화 막질 증착 공정이나 SAC(self align contact) 공정 진행시 증착 막질의 갭 필(gap fill) 능력이 떨어지게 될 뿐 아니라 식각 조건의 옵티마이즈(optimize) 부족 및 설비 트러블(trouble)로 인해 공정 마진(또는 숄더 마진(shoulder margin)) 또한 충분히 확보하기 어렵기 때문에 발생되는 것으로, 현재 이를 개선하기 위한 연구가 활발하게 진행되고 있다.This is because in the case of a highly integrated device having a design rule of 0.25 μm or less, such as 256MDRAM, the space between the gate electrode where direct contact (DC) and buried contact (BC) are to be formed is limited to a size of 0.3 μm or less, During the oxide deposition process or the self align contact (SAC) process, not only does the gap fill capability of the deposited film decrease, but also process margins (or shoulders) due to lack of optimization of the etching conditions and equipment troubles. Margin (shoulder margin) is also generated because it is difficult to secure enough, and research is being actively conducted to improve this.

도 1a 및 도 1b에는 이와 관련된 종래의 MDL 제조방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 2 단계로 구분하여 살펴보면 다음과 같다.1A and 1B show a process flowchart showing a related art MDL manufacturing method. Referring to this, looking at the manufacturing method divided into a second step as follows.

제 1 단계로서, 도 1a에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(10) 상에, 상단에 HTO(high temperature oxide) 재질의 제 1 절연막(14)과 플라즈마 질화막(혹은 플라즈마 산화질화막) 재질의 제 2 절연막(16)이 구비된 폴리실리콘 재질의 게이트 전극(12)을 형성한 후, 상기 기판 상으로 저농도 불순물을 이온주입하여 게이트 전극(12) 양 에지측의 기판(10) 내부에 LDD 정션(미 도시)을 형성하고, 상기 제 1 및 제 2 절연막(14),(16)을 포함한 게이트 전극(12)의 양 측벽에 절연 재질의 스페이서(18)를 형성한다. 그 결과, 게이트 전극(12)이 절연물에 의해 둘러싸여진 구조의 결과물이 만들어지게 된다. 이와 같이 게이트 전극(12) 상에 제 1 및 제 2 절연막(14),(16)을 더 형성한 것은 SAC 공정 진행시 공정 마진 미확보로 인해 야기될 수 있는 게이트 전극(12)의 손상을 막기 위함이다.As a first step, as shown in FIG. 1A, a first insulating film 14 and a plasma nitride film (or plasma oxynitride film) of HTO (high temperature oxide) material are formed on a semiconductor substrate (eg, a silicon substrate) 10 at an upper end thereof. A polysilicon gate electrode 12 having a second insulating film 16 made of a polysilicon), and ion-implanted low-concentration impurities onto the substrate to form the inside of the substrate 10 at both edges of the gate electrode 12. LDD junctions (not shown) are formed in the spacers, and spacers 18 of an insulating material are formed on both sidewalls of the gate electrode 12 including the first and second insulating layers 14 and 16. As a result, the result is a structure in which the gate electrode 12 is surrounded by an insulator. The additional formation of the first and second insulating layers 14 and 16 on the gate electrode 12 as described above is intended to prevent damage to the gate electrode 12 which may be caused by the incomplete process margin during the SAC process. to be.

제 2 단계로서, 도 1b에 도시된 바와 같이 상기 결과물 상으로 고농도 불순물을 이온주입하여 스페이서(18) 양 에지측의 기판(10) 내부에 LDD 정션과 접하는 소스·드레인 정션(미 도시)을 형성하고, 상기 스페이서(18) 사이 사이의 공간이 충분히 채워지도록 상기 결과물 전면에 HDP(high density plasma)나 O3-TEOS 재질의 제 3 절연막(20)을 형성해 주므로써, 본 공정 진행을 완료한다.As a second step, as shown in FIG. 1B, a high concentration of impurities are ion-implanted onto the resultant to form a source / drain junction (not shown) in contact with the LDD junction inside the substrate 10 on both edges of the spacer 18. In addition, a third insulating film 20 made of HDP (high density plasma) or O 3 -TEOS is formed on the entire surface of the resultant to sufficiently fill the space between the spacers 18, thereby completing the process.

그러나, 상기와 같이 MDL을 제조할 경우에는 소자 제조시 다음과 같은 몇가지의 문제가 발생하게 된다.However, when manufacturing the MDL as described above, the following several problems occur when manufacturing the device.

256MDRAM과 같이 0.25㎛ 이하의 디자인 룰을 가지도록 소자 제조가 이루어질 경우에는 상술된 바와 같이 게이트 전극(12) 간의 스페이스가 통상, 0.3㎛ 이하의 크기로 제한되므로, 이중 스페이서(18)가 차지하는 부분을 제외하면 스페이스의 실 사이즈는 0.15㎛ 이하로 확보된다고 보면 된다.When the device is manufactured to have a design rule of 0.25 μm or less, such as 256MDRAM, the space between the gate electrodes 12 is generally limited to a size of 0.3 μm or less, as described above. Except for that, the actual size of the space is ensured to be 0.15 m or less.

따라서, 이 상태에서 HDP나 O3-TEOS 재질의 제 3 절연막(20)을 증착하게 되면 상기 절연막을 이루는 막질들의 단차피복성(conformility)의 한계로 인해 게이트 전극(12) 간의 스페이스에 해당되는 부분에서 절연막(20) 내에 보이드(v)가 생길 가능성이 높아지게 된다.Therefore, when the third insulating film 20 made of HDP or O 3 -TEOS is deposited in this state, a portion corresponding to the space between the gate electrodes 12 due to the limitation of conformality of the film constituting the insulating film. Is likely to cause voids v in the insulating film 20.

제 3 절연막(20) 내에 보이드(v)가 발생될 경우, ① DC와 BC를 형성하기 위한 후속 공정 예컨대, SAC 공정 진행시 보이드(v)의 경계면을 따라서는 더 많은 량의 식각이 이루어지게 되므로 숄더 마진 부족으로 인해 게이트 전극(12)이 손상받는 현상이 야기되게 될 뿐 아니라 ② 제 3 절연막(30)의 평탄화 작업 이후에 실시되는 셀 폴리실리콘막 증착 공정 진행시 제 3 절연막(20)을 치고 들어가 보이드(v) 내로 스며든 폴리실리콘 성분이 폴리 스트링거(poly stringer)로 작용하게 되어 게이트 전극 간의 브리지(bridge)나 셀 폴리실리콘막 간의 브리지를 유발시키게 되므로, 이로 인해 게이트 전극 간의 쇼트(short) 및 셀 폴리실리콘막 간의 쇼트가 발생되는 문제가 발생하게 된다.When the voids v are generated in the third insulating film 20, 1) a larger amount of etching is performed along the interface of the voids v during the subsequent process of forming DC and BC, for example, the SAC process. In addition, the gate electrode 12 may be damaged due to a lack of shoulder margin. In addition, when the cell polysilicon film deposition process is performed after the planarization of the third insulating film 30, the third insulating film 20 The polysilicon component that penetrates into the void (v) acts as a poly stringer, causing a bridge between the gate electrodes or a bridge between the cell polysilicon films, which causes a short between the gate electrodes. And a short circuit between the cell polysilicon films occurs.

이에 본 발명의 목적은, MDL 제조시 HDP나 O3-TEOS보다 갭 필 특성이 우수한 절연막(예컨대, SOG(silicon on glass)나 FOX(flowable oxide))을 이용하여 게이트 전극과 게이트 전극 사이의 스페이스를 채워주므로서, 보이드 발생을 막을 수 있도록 하여 숄더 마진 부족으로 인해 야기되는 게이트 전극의 손상을 방지하고, 게이트 전극 간의 쇼트 및 폴리실리콘막 간의 쇼트를 방지할 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a space between a gate electrode and a gate electrode using an insulating film (eg, silicon on glass (SOG) or flowable oxide (FOX)) having better gap fill characteristics than HDP or O 3 -TEOS during MDL manufacturing. It provides a semiconductor device manufacturing method that can prevent voids caused by lack of shoulder margin by preventing the occurrence of voids, and to prevent the short between the gate electrode and the short between the polysilicon film by filling the have.

도 1a 및 도 1b는 종래의 MDL 제조방법을 도시한 공정수순도,Figure 1a and 1b is a process flowchart showing a conventional MDL manufacturing method,

도 2a 내지 도 2c는 본 발명에 의한 MDL 제조방법을 도시한 공정수순도이다.2A to 2C are process flowcharts illustrating an MDL manufacturing method according to the present invention.

상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에, 상단에 제 1 및 제 2 절연막이 구비되어 있는 게이트 전극을 형성하는 단계와; 상기 게이트 전극 양 에지측의 상기 기판 내에 LDD 정션을 형성하는 단계와;상기 제 1 및 제 2 절연막을 포함한 상기 게이트 전극의 양 측벽에 절연 재질의 스페이서를 형성하는 단계와; 상기 스페이서 양 에지측의 상기 기판 내부에 상기 LDD 정션과 접하는 소스·드레인 정션을 형성하는 단계와; 상기 결과물 전면에 버퍼막을 형성하는 단계와; 상기 제 1 및 제 2 절연막을 포함한 상기 게이트 전극 사이 사이의 스페이스가 충분히 채워지도록 상기 버퍼막 상에 SOG나 FOX 재질의 제 3 절연막을 형성하는 단계와; 열처리 공정을 실시하여 상기 제 3 절연막을 경화시키는 단계와; 상기 버퍼막 표면이 노출될 때까지 상기 제 3 절연막을 에치백하는 단계; 및 상기 결과물 전면에 제 4 절연막을 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.In order to achieve the above object, in the present invention, forming a gate electrode provided on the semiconductor substrate, the first and second insulating film at the top; Forming an LDD junction in the substrate at both edges of the gate electrode; forming spacers of an insulating material on both sidewalls of the gate electrode including the first and second insulating layers; Forming a source / drain junction in contact with the LDD junction in the substrate on both edge sides of the spacer; Forming a buffer film on the entire surface of the resultant material; Forming a third insulating film of SOG or FOX material on the buffer film so as to sufficiently fill a space between the gate electrode including the first and second insulating films; Performing a heat treatment process to cure the third insulating film; Etching back the third insulating film until the surface of the buffer film is exposed; And forming a fourth insulating film on the entire surface of the resultant.

상기와 같이 공정을 진행할 경우, 게이트 전극과 게이트 전극 사이의 스페이스가 기존의 HDP나 O3-TEOS보다 갭 필 특성이 우수한 SOG나 FOX 재질의 절연막에 의해 필링되므로, 디램의 디자인 룰이 0.25㎛ 이하로 고집적화되더라고 보이드 발생이 이루어지지 않게 된다.In the process as described above, since the space between the gate electrode and the gate electrode is filled with an insulating film made of SOG or FOX, which has better gap fill characteristics than the conventional HDP or O 3 -TEOS, the design rule of the DRAM is 0.25 μm or less. Even though it is highly integrated, no void is generated.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2a 내지 도 2c는 본 발명에 의한 MDL 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 3 단계로 구분하여 살펴보면 다음과 같다.2A to 2C illustrate a process flow diagram illustrating a method of manufacturing MDL according to the present invention. Referring to this, the manufacturing method is classified into three steps.

제 1 단계로서, 도 2a에 도시된 바와 같이 반도체 기판(예컨대, 실리콘 기판)(100) 상에, 상단에 HTO 재질의 제 1 절연막(104)과 플라즈마 질화막(혹은 플라즈마 산화질화막) 재질의 제 2 절연막(106)이 구비된 폴리실리콘 재질의 게이트 전극(102)을 형성한 후, 상기 기판 상으로 저농도 불순물을 이온주입하여 게이트 전극(102) 양 에지측의 기판(100) 내부에 LDD 정션(미 도시)을 형성하고, 제 1 및 제 2 절연막(104),(106)을 포함한 게이트 전극(102)의 양 측벽에 절연 재질의 스페이서(108)를 형성한다. 그 결과, 게이트 전극(102)이 절연물에 의해 둘러싸여진 구조의 결과물이 만들어지게 된다. 이어, 상기 기판 상으로 고농도 불순물을 이온주입하여 스페이서(108) 양 에지측의 기판(100) 내부에 LDD 정션과 접하는 소스·드레인 정션(미 도시)을 형성하고, 게이트 전극과 이후 형성될 절연막 간의 직접적인 접촉을 피하기 위하여 상기 결과물 전면에 플라즈마 산화막 재질의 버퍼막(110)을 형성한다. 이 경우, 상기 버퍼막(110)은 1000Å 이하의 두께로 형성하는 것이 바람직하다.As a first step, as shown in FIG. 2A, a first insulating film 104 made of HTO material and a second plasma nitride film (or plasma oxynitride film) material are formed on a semiconductor substrate (eg, a silicon substrate) 100. After forming the polysilicon gate electrode 102 having the insulating film 106, low-concentration impurities are ion-implanted onto the substrate to form LDD junctions in the substrate 100 on both edges of the gate electrode 102. And spacers 108 of insulating material are formed on both sidewalls of the gate electrode 102 including the first and second insulating films 104 and 106. As a result, the result is a structure in which the gate electrode 102 is surrounded by an insulator. Subsequently, a high concentration of impurities are ion-implanted onto the substrate to form a source / drain junction (not shown) in contact with the LDD junction inside the substrate 100 at both edges of the spacer 108, and between the gate electrode and the insulating film to be formed thereafter. In order to avoid direct contact, a buffer film 110 made of plasma oxide is formed on the entire surface of the resultant material. In this case, the buffer film 110 is preferably formed to a thickness of less than 1000Å.

제 2 단계로서, 도 2b에 도시된 바와 같이 상기 스페이서(110) 사이 사이의 공간이 충분히 채워지도록 상기 결과물 전면에 SOG나 FOX 재질의 제 3 절연막(112)을 형성한다. 이때, 상기 SOG로는 카본(carbon)기가 함유되지 않은 실리케이트(silicate) 계통의 무기 SOG가 사용되며, 후속 열처리 과정에서 크랙(crack)이 발생되는 것을 막기 위하여 1000Å 이하의 두께로 가져가는 것이 바람직하다. 이어, 소자의 정션(junction)이 문제되지 않는 온도 범위(예컨대, 700 ~ 800℃) 내에서 열처리를 실시하여 제 3 절연막(112)을 경화처리한 다음, 게이트 전극(102) 상층부의 버퍼막(110)이 노출될 때까지 이를 건식식각법이나 습식식각법으로 에치백(etch back)하여 제 1 및 제 2 절연막(104),(106)을 포함한 게이트 전극(102) 사이 사이의 스페이스 상에만 선택적으로 평탄화된 제 3 절연막(112)을 잔존시킨다. 이때, 상기 열처리는 디퓨젼 퍼니스(diffusion furnace) 내에서 실시할 수도 있고, RTA(rapid thermal anneal) 방식으로 실시할 수도 있다. 그리고, 에치백 공정은 건식이나 습식식각법외에 PR(photoresist) 에치백 공정을 적용하여 실시할 수도 있다.As a second step, as shown in FIG. 2B, a third insulating film 112 made of SOG or FOX material is formed on the entire surface of the resultant so that the space between the spacers 110 is sufficiently filled. In this case, as the SOG, a silicate-based inorganic SOG containing no carbon group is used, and in order to prevent cracks from occurring during the subsequent heat treatment, the SOG is preferably 1000 μm or less. Subsequently, the third insulating film 112 is cured by performing heat treatment within a temperature range (for example, 700 to 800 ° C.) where the junction of the device is not a problem, and then the buffer film of the upper layer of the gate electrode 102 ( It is selectively etched back by dry etching or wet etching until the 110 is exposed, and only on the space between the gate electrodes 102 including the first and second insulating films 104, 106. The third planar insulating film 112 flattened is left. In this case, the heat treatment may be performed in a diffusion furnace, or may be performed by a rapid thermal anneal (RTA) method. The etch back process may be carried out by applying a photoresist (PR) etch back process in addition to the dry or wet etching method.

제 3 단계로서, 도 2c에 도시된 바와 같이 상기 결과물 전면에 HDP나 O3-TEOS 재질의 제 4 절연막(114)을 형성해 주므로써, 본 공정 진행을 완료한다.As a third step, as shown in FIG. 2C, the fourth insulating film 114 of HDP or O 3 -TEOS material is formed on the entire surface of the resultant, thereby completing the process.

이와 같이 공정을 진행할 경우, 제 1 및 제 2 절연막(104),(106)을 포함한 게이트 전극(102) 사이 사이의 스페이스가 기존의 HDP나 O3-TEOS보다 갭 필 특성이 우수한 SOG나 FOX 재질의 제 3 절연막(112)에 의해 채워지게 되므로, 디램의 디자인 룰이 0.25㎛ 이하로 고집적화되더라고 보이드가 발생하지 않게 된다.When the process is performed in this way, the space between the gate electrodes 102 including the first and second insulating films 104 and 106 is more excellent in SOG or FOX material than the conventional HDP or O 3 -TEOS. Since it is filled by the third insulating film 112, the void is not generated even if the design rule of the DRAM is highly integrated to 0.25㎛ or less.

그 결과, SAC 공정 진행시 야기되던 숄더 마진 부족으로 인한 게이트 전극의 손상을 막을 수 있게 될 뿐 아니라 게이트 전극 간의 브리지나 셀 폴리실리콘막 간의 브리지로 인해 야기되던 게이트 전극 간의 쇼트 및 셀 폴리실리콘막 간의 쇼트 발생을 막을 수 있게 되므로, MDL 소자의 신뢰성을 개선할 수 있게 된다.As a result, the gate electrode can be prevented from being damaged due to insufficient shoulder margin during the SAC process, and the short between the gate electrode and the cell polysilicon film caused by the bridge between the gate electrodes or the bridge between the cell polysilicon films can be prevented. Since the short generation can be prevented, the reliability of the MDL element can be improved.

이상에서 살펴본 바와 같이 본 발명에 의하면, MDL 제조시 HDP나 O3-TEOS보다 갭 필 특성이 우수한 SOG나 FOX 재질의 절연막을 이용하여 게이트 전극과 게이트 전극 사이의 스페이스를 채워주므로서, 보이드 발생을 막을 수 있게 되므로 1) 숄더 마진 부족으로 인해 야기되는 게이트 전극의 손상을 방지할 수 있게 되고, 2) 게이트 전극 간의 쇼트 및 폴리실리콘막 간의 쇼트를 방지할 수 있어 고신뢰성의 소자 구현이 가능하게 된다.As described above, according to the present invention, voids are generated by filling the space between the gate electrode and the gate electrode by using an insulating film made of SOG or FOX, which has better gap fill characteristics than HDP or O 3 -TEOS. Since it is possible to prevent the damage of the gate electrode caused by the lack of shoulder margin, it is possible to prevent the short between the gate electrode and the short between the polysilicon film to implement a high reliability device. .

Claims (6)

반도체 기판 상에, 상단에 제 1 및 제 2 절연막이 구비되어 있는 게이트 전극을 형성하는 단계와;Forming a gate electrode on the semiconductor substrate, the gate electrode having first and second insulating films formed thereon; 상기 게이트 전극 양 에지측의 상기 기판 내에 LDD 정션을 형성하는 단계와;Forming an LDD junction in the substrate on both edges of the gate electrode; 상기 제 1 및 제 2 절연막을 포함한 상기 게이트 전극의 양 측벽에 절연 재질의 스페이서를 형성하는 단계와;Forming spacers of an insulating material on both sidewalls of the gate electrode including the first and second insulating films; 상기 스페이서 양 에지측의 상기 기판 내부에 상기 LDD 정션과 접하는 소스·드레인 정션을 형성하는 단계와;Forming a source / drain junction in contact with the LDD junction in the substrate on both edge sides of the spacer; 상기 결과물 전면에 버퍼막을 형성하는 단계와;Forming a buffer film on the entire surface of the resultant material; 상기 제 1 및 제 2 절연막을 포함한 상기 게이트 전극 사이 사이의 스페이스가 충분히 채워지도록 상기 버퍼막 상에 SOG나 FOX 재질의 제 3 절연막을 형성하는 단계와;Forming a third insulating film of SOG or FOX material on the buffer film so as to sufficiently fill a space between the gate electrode including the first and second insulating films; 열처리 공정을 실시하여 상기 제 3 절연막을 경화시키는 단계와;Performing a heat treatment process to cure the third insulating film; 상기 버퍼막 표면이 노출될 때까지 상기 제 3 절연막을 에치백하는 단계; 및Etching back the third insulating film until the surface of the buffer film is exposed; And 상기 결과물 전면에 제 4 절연막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.Forming a fourth insulating film on the entire surface of the resultant. 제 1항에 있어서, 상기 버퍼막은 1000Å 두께 이하의 플라즈마 산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the buffer film is formed of a plasma oxide film having a thickness of 1000 GPa or less. 제 1항에 있어서, 상기 SOG는 무기 SOG인 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the SOG is an inorganic SOG. 제 3항에 있어서, 상기 SOG는 1000Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 3, wherein the SOG is formed to a thickness of 1000 GPa or less. 제 1항에 있어서, 상기 제 3 절연막은 700 ~ 800℃의 온도 범위 내에서 열처리하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the third insulating film is heat-treated within a temperature range of 700 to 800 ° C. 7. 제 1항에 있어서, 상기 제 3 절연막의 에치백은 건식식각법을 적용한 에치백, 습식식각법을 적용한 에치백 및 PR 에치백 중 선택된 어느 한 방법으로 실시하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the etch back of the third insulating layer is formed by any one of an etch back applied by a dry etching method, an etch back applied by a wet etching method, and a PR etch back.
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