KR20010012288A

KR20010012288A - 능동 위상 분할기

Info

Publication number: KR20010012288A
Application number: KR1019997010240A
Authority: KR
Inventors: 아파린브라디미르
Original assignee: 밀러 럿셀 비; 퀄컴 인코포레이티드
Priority date: 1997-05-22
Filing date: 1998-05-21
Publication date: 2001-02-15
Also published as: CN1257620A; CN1112765C; CA2289212C; WO1998053553A1; FI121044B; FI19992295A; EP1027770A1; CA2289212A1; KR100491390B1; AU7692598A; JP2001526868A; US5942929A

Abstract

능동 위상 분할기 (100,102) 는 2 이상의 위상 시프트 회로 (110,150) 로 구성된다. 각 위상 시프트 회로는 여러 개의 능동 소자 (112,114,152,150) 및 커패시터 (116,156,158) 로 구성된다. 1극 능동 위상 분할기의 경우, 각 위상 시프트 회로내에서, 2개의 능동 소자는 캐스코드 증폭기로 구성된다. 제 1 능동 소자는 소스 공통형 증폭기로 구성되고, 제 2 능동 소자는 게이트 공통형 증폭기로 구성된다. 커패시터 (116,156) 는 위상 시프트 회로에서 필요한 극-영점 쌍을 발생하도록 제 1 능동 소자의 게이트와 드레인에 걸쳐 연결된다. 캐스코드 구성은 목표하는 전달함수를 얻게 하며, 전압 입력 (V_1A) 의 전류 출력 (I_a,I_b) 으로의 변환을 제공한다. 2 이상의 극을 갖는 능동 위상 분할기가 동일한 발명적 개념을 사용하여 만들어질 수 있다.

Description

능동 위상 분할기{Active Phase Splitter}

위상 분할기는 진폭이 동일하지만 위상이 다른 다중 출력 신호를 발생하는 회로이다. 위상 분할기는 전자 산업에서 다양한 애플리케이션을 위해 널리 사용된다. 특히, 위상 분할기는 통신 애플리케이션에 주로 사용된다. 통상적 애플리케이션에는 단측파대 변조기 (single sideband modulators), 영상배제 믹서 (image-reject mixers) 및 4층 위상 시프트 (quadrature phase shift keying , QPSK) 또는 오프셋 4층 위상 시프트 (offset quadrature phase shift keying , OQPSK) 변조에 사용되는 것과 같은 IQ 변조기 및 복조기가 포함된다. 이들 애플리케이션은, 진폭은 동일하지만 서로에 대해 상대적으로 1/4 주기가 지연된 2개의 출력신호 (즉 90°위상차) 가 요구된다는 점에서, 90°위상 분할기가 요구된다.위상 분할기의 경우, 중요한 것은 출력 신호의 위상에 있어서의 차이, 즉 위상차이다. 대개 입력 신호에 상대적인 출력 신호의 절대 위상은 중요하지 않다. 이상적인 90°위상 분할기의 경우, 진폭 응답 및 위상차 응답은 DC 에서 무한대(∝) ㎐ 까지의 전 주파수에 걸쳐 플랫하다.

위상 분할기는 전통과 회로망의 조합으로 구현될 수 있다. 전통과 회로망은 일정한, 즉 플랫한 진폭 응답을 갖지만, 위상 응답은 주파수에 따라 변한다. 서로 다른 위상 응답을 갖는, 2 이상의 전통과 회로망이 1개의 공통 입력에 함께 연결될 수 있다. 이들 회로망의 출력은 진폭이 동일하지만 위상이 다른 신호이다. 통상적으로, 이들 회로망은 출력신호의 위상에 있어서의 차이가 특정한 주파수 또는 주파수 범위에서 목표값과 일치하도록 선택된다.

수동 위상 분할기의 간단한 구현은, 도 1A 에 보인대로, 1극 RC 전통과 회로망을 사용해 설계될 수 있다. 수동 위상 분할기 2 내의, 증폭기 4 는 귀환회로의 동작을 위해 필요한 반전이득 (A_v= -1) 을 제공한다. 저항 R_a6 및 커패시터 C_a10 은, 입력 신호 V_in(s) 의 제 1 위상 시프트를 제공하며, 저항 6 과 커패시터 10 사이의 절점에 출력 신호 V_a(s) 를 발생시킨다. 본 명세서 전체에 걸쳐, 신호 및 전달함수는 복소주파수 s (s=jω) 의 함수로 기술된다. 마찬가지로, 저항 R_b8 및 커패시터 C_b12 는, 입력 신호 V_in(s) 의 제 2 위상 시프트를 제공하며, 출력 신호 V_b(s) 를 발생시킨다. 출력 신호의 전달함수 V_a(s)/V_in(s) 및 V_b(s)/V_in(s) 는 동일한 이득을 가지며, 따라서 동일한 진폭을 갖는 출력 신호 V_a(s) 및 V_b(s) 를 발생시킨다. 그러나, V_a(s) 및 V_b(s) 의 위상은 다르며, 그 위상차는 도 7 에 도시된 대로 주파수에 대해 플롯될 수 있다. 플롯은 중심 주파수 _o= 2ㆍ130.8 ㎒ 에서, V_a(s) 및 V_b(s) 의 위상차가 90°임을 보여준다.

통상적으로, 출력 신호 V_a(s) 및 V_b(s) 는, 부하로도 불리는, 시스템 내의 다른 회로를 구동해야 한다. 만약 그 부하가 유한값의 저항이라면, 수동 위상 분할기 2 의 응답이 바뀔 것이다. 두 출력 신호 사이에 진폭 및 위상차의 정확한 평형을 유지하기 위해, 수동 위상 분할기 2 는 변경되어야 한다. 한가지 가능한 변경은 C_a및 C_b와 직렬로 저항 (도 1A 에는 도시되지 않음) 을 부가하는 것이다. 대신에, 부하를 구동하기 전에 출력 신호를 버퍼시킬 수도 있다.

이상적인 형태로서, 어떤 회로에나 불가피한 회로 기생효과 (circuit parasitic effect) 를 고려하지 않는다면, 수동 위상 분할기 2 의 전달함수는 목표한 진폭 및 위상차 응답을 나타낸다. 그러나, 실제로, 이 회로는 몇 가지 결점을 가진다. 첫째, 수동 위상 분할기 2 는 회로내에 저항 6 및 8 이 존재함으로 인한 전력 손실을 나타낸다. 전력 손실은 대개 시스템의 복잡성 및 전력 소모를 증가시키는 추가적인 이득 스테이지를 부가하여 보상된다. 둘째, 수동 위상 분할기 2 는 저항 6 및 8 의 열잡음으로 인한 잡음지수의 열화 (degradation) 를 나타낸다. 세째, 수동 위상 분할기 2 의 전달함수는 부하의 임피던스에 민감하다. 부하 임피던스에 대한 민감도는 진폭 및 위상차 평형의 열화를 초래할 수 있다. 게다가, 회로에 따라 달라지는 부하 임피던스의 변동에 대한 민감도는, 악조건의 경우에 대한 수동 위상 분할기 2 의 설계를 어렵게 만들 수 있다. 그리고 네째, 수동 위상 분할기 2 출력 사이의, 특정 주파수에서의 위상차가 저항 6 및 8 의 절대값에 종속된다. 이 절대값의 공정 및 온도 변동에 대한 종속성은 위상차의 변동을 초래한다. 본 발명은 능동 위상 분할기의 사용으로 이들 문제에 역점을 두어 다룬다.

본 발명은 전자회로에 관한 것이다. 보다 구체적으로, 본 발명은 진폭이 동일하지만 위상이 다른 다중 출력 신호를 발생하기 위하여 능동 소자를 사용하는 신규하고 향상된 위상 분할기에 관한 것이다.

도 1A - 1B 는 각각 부하 저항을 갖지 않고 갖는, 종래 기술의 수동 위상 분할기 개략도 ;

도 2 는 본 발명의 1극 능동 위상 분할기의 예시적인 개략도 ;

도 3 은 능동 소자의 기생 커패시턴스 및 출력 저항을 보여주는 1극 능동 위상 분할기의 소신호 모델의 개략도 ;

도 4 는 보상된 1극 능동 위상 분할기의 예시적인 개략도 ;

도 5 는 2극 능동 위상 분할기의 예시적인 개략도 ;

도 6 은 본 발명의 능동 위상 분할기를 이용하는 예시적인 애플리케이션 회로의 개략도 ;

도 7은 약 _o= 2ㆍ130.8 ㎒ 에 중심이 있는 1극 위상 분할기의 예시적인 위상차 응답; 및

도 8 은 약 _o= 2ㆍ120 ㎒ 에 중심이 있는 2극 능동 위상 분할기의 예시적인 위상차 응답이다.

위상 분할기는 전통과 회로망의 조합으로 구현될 수 있다. 전통과 회로망의 전달함수는 다음의 수학식 1 과 같은 일반적인 형태로 표현될 수 있다 :

여기서 s 는 복소 주파수, A 는 DC 이득, 그리고 N₁(s)= N₂(-s) 이다. 전달함수 T(s) 는 s-평면의 좌반면에 다수 개의 극을 갖고, 우반면에 동일한 수의 영점을 갖는다. 전통과 구조의 경우, 영점은 jω(s=0) 축에 대해 극과 대칭되어, 주파수 전반에 대해 이득 A 의 회로가 된다.

도면을 참조하면, 종래 기술의 예시적인 1극 수동 위상 분할기가 도 1A 에 도시되어 있다. 무한 부하 임피던스에 대한 입력 신호 V_in(s) 대 출력신호 V_a(s) 및 V_b(s) 의 전달함수는 다음의 수학식 2 로 표현될 수 있다 :

여기서 T_a(s)= V_a(s)/V_in(s) 및 T_b(s)= V_b(s)/V_in(s) 이다. 주파수 _o에서 V_a(s) 와 V_b(s) 사이의 90°위상차를 얻기 위해, 외부 부품은 수학식 3 의 다음 조건을 만족해야 한다 :

수학식 3 의 조건이 만족될 때, 출력 신호 V_a(s) 와 V_b(s) 위상 사이의 차 (즉 위상차) 는 도 7 에 보인대로 주파수에 대해 플롯될 수 있다. 회로 기생성을 고려하지 않는, 이상적인 수동 위상 분할기의 경우, 출력 신호의 진폭은 동일하다.

실제적인 경우, 수동 위상 분할기 2 는 어떤 유한 임피던스로 부하가 걸린다. 이 부하 임피던스는 수동 위상 분할기 2 의 전달함수를 바꾼다. 전통과 응답을 유지하기 위해, 추가적인 수동 부품이 필요하다. 예를 들어, 부하 임피던스가 순수 저항성이라면, 수동 위상 분할기 2 의 출력에 분로 커패시터를 부가하여 전통과 응답을 실현할 수 있다. 저항 부하 R_L24 및 28 로 부하가 걸린, 변형된 수동 위상 분할기 32 가 도 1B 에 도시되어 있다. 수동 위상 분할기 32 의 전달함수는 다음의 수학식 4 로 표현된다 :

여기서및이다. 수학식 4 에 보인 전달함수가 동일한 진폭 응답을 갖는 전통과가 되려면, 수학식 5 의 다음 조건이 만족되어야 한다 :

수동 위상 분할기 32 는의 진폭 손실을 나타낸다. 또한, 부하저항 R_L24 및 28 의 변동은 전달함수의 진폭 및 위상 응답을 변화시킨다. 그 결과, V_a(s) 및 V_b(s) 의 크기는 달라지고 (진폭 비평형), 이들의 위상차는 목표값에서 벗어나게 된다 (위상 비평형).

수동 위상 분할기에 사용된 저항은 또한 부하에서 발생된 총 잡음에 부가되는 열잡음을 발생한다. 이 잡음 전력의 증가는 시스템의 잡음 성능 열화를 초래한다.

1. 1극 능동 위상 분할기

도 2 는 본 발명의 1극 능동 위상 분할기의 예시적인 개략도를 도시한다. 능동 위상 분할기 100 은 2 이상의 위상 시프트 회로 110 으로 구성된다. 각 위상 시프트 회로 110 은 입력 신호 V_in(s) 를 받아 전류 모드의 출력 신호 I_a(s) 및 I_b(s) 를 발생한다. 위상 시프트 회로 110 의 부품은 출력 신호의 진폭은 동일하나, 그 위상차가 특정의 주파수에서 목표값이 되도록 선택된다.

각 위상 시프트 회로 110 내에서, 능동 소자 112 및 114 의 쌍과 커패시터 116 이 목표하는 전달함수를 만들어 낸다. 예시적인 실시예에서, 능동 소자 112 및 114 는 BJT, HBT, MOSFET, GaAsFET, P채널 소자, 또는 다른 능동 반도체 소자로 구성될 수 있다. 본 발명은 MOSFET 을 사용해 기술되며, 참조기호도 MOSFET 에 고유한 특징, 구체적으로 게이트, 소스 및 드레인으로 붙여진다. BJT를 사용한 구현의 경우, MOSFET 의 게이트, 소스 및 드레인은 각각 BJT 의 베이스, 이미터 및 컬렉터로 대치된다.

능동 소자 112 의 소스는 능동 소자 114 의 드레인에 연결된다. 능동 소자 112 의 게이트는 DC 전압에 바이어스 되고, 바이패스 커패시터 (도 2 에는 나타나지 않음) 를 통해 그라운드로 바이패스 된다. 따라서, 능동 소자 112 의 게이트는 AC 해석시 효과적으로 AC 그라운드 (즉 그라운드) 에 연결된다. 커패시터 116 은 능동 소자 114 의 게이트와 드레인에 걸쳐 연결된다. 능동 소자 114 의 소스는 그라운드에 연결되고, 게이트는 입력 신호 V_in(s) 에 연결된다. 최종적으로, 능동 소자 112 의 드레인이 위상 시프트 회로 110 의 출력이다. 각 위상 시프트 회로 110 의 회로 토폴로지는 동일하며, 단지 커패시터 116 및 능동 소자 112 및 114 의 트랜스컨덕턴스 값이 다를 뿐이다.

입력 신호 V_in(s) 에서 전류 출력 신호 I_a(s) 및 I_b(s) 로의 위상 시프트 회로 110 의 전달함수는 다음의 수학식 6 으로 표현될 수 있다 :

여기서 g₁은 능동 소자 112 의 트랜스컨덕턴스, g₂는 능동 소자 114 의 트랜스컨덕턴스, C_a는 커패시터 116a 의 커패시턴스 및 C_b는 커패시터 116b 의 커패시턴스이다. 예시적 실시예에서, 능동 소자 112a 및 112b 의 트랜스컨덕턴스 g₁은 수학식 6 의 계산 및 능동 위상 분할기 100 의 설계를 간단히 하기 위해 같은 값이다. 마찬가지로, 능동 소자 114a 및 114b 의 트랜스컨덕턴스 g₂도 같은 값이다. 능동 소자들의 기하배열구조 정합 및 집적회로 설계를 위한 종래 기술에서 공지된 기술에 따른 신중한 회로 레이아웃으로, 다수 개 능동 소자에 대한 동일한 트랜스컨덕턴스의 유지를 실현할 수 있다.

본 발명의 능동 위상 분할기 100 의 단순화된 기능 회로 기술은 다음과 같다. 위상 시프트 회로 110a 내에서, 능동 소자 112a 및 114a 는 캐스코드 증폭기로 구성된다. 능동 소자 114a 는 소스 공통형 증폭기로 구성된다. 커패시터 116a 가, 위상 시프트 회로 110a 에서 필요한 극-영점 쌍을 출력 I_a(s) 에서 발생하기 위해, 능동 소자 114a 의 게이트 와 드레인에 걸쳐 연결된다. 능동 소자 114a 및 커패시터 116a 만 있다면, 극은 DC 에, 영점은 s = g₂/C_a에 있다. 능동 소자 112a 는 게이트 공통형 증폭기로 구성되어, 출력 즉 능동 소자 114a 의 드레인에 연결된다. 능동 소자 112a 의 부가로, 극은 영점의 위치에 영향을 미치지 않으면서 s = - g₁/C_a로 밀리게 되어, 목표하는 전달함수를 얻게 된다.

트랜스컨덕턴스 g₁ g₂이면, 극과 영점은 jω축에 대해 대칭이 아니다. 따라서, 출력 I_a(s) 에서의 진폭 응답은 주파수에 따라 변한다. 전통과 구조는 트랜스컨덕턴스 g₁=g₂=g 를 만들어 쉽게 얻을 수 있다. 전통과 구조는 주파수에 따른 진폭 변동을 제거하여, 출력 I_a(s) 및 I_b(s) 의 진폭 응답을 동일하게 만든다. 본 발명에서, 커패시터 116a 및 116b 는 특정 주파수에서 출력 I_a(s) 와 I_b(s) 사이의 목표 위상차 (통상 90˚) 를 얻을 수 있도록 선택된다. 능동 소자 112a 는 또한 부하로부터 입력 및 내부 절점을 분리하여, 부하 효과에 대한 전달함수의 민감도를 최소화한다.

특정 주파수에서 목표 위상차를 얻기 위해 능동 소자 112 의 트랜스컨덕턴스 g₁과 능동 소자 114 의 g₂가 동일한 필요는 없다. 그러나, g₁=g₂의유지는 수학식 2 에 유사한 전통과 응답 및 진폭 평형을 제공한다. 수학식 6 을 참조하면, _o에서 2개의 출력 신호 I_a(s) 와 I_b(s) 사이의 90˚위상차를 얻으려면 수학식 7 의 다음 조건이 만족되어야 한다 :

수학식 7 의 조건이 만족되면, 1극 능동 위상 분할기 100 의 주파수 대 위상차 응답은, 종래 기술의 수동 위상 분할기에 대해 도 7 에 도시된 것과 같아진다. 예시적 실시예에서, 중심 주파수 _o= 2ㆍ130.8 ㎒ 에서 출력 신호 사이의 90˚위상차를 얻기 위한, 커패시터 C_a116a 의 값은 9.05 pF, 커패시터 C_b116b 는 1.55 pF 그리고 트랜스컨덕턴스 g₁=g₂=3.08 ×10^-3mhos 이다. 이들 값은 단지 하나의 예일 뿐이다. 이론적으로, 중심 주파수 _o에서의 90˚위상차는 커패시턴스 및 트랜스컨덕턴스 값의 많은 조합으로 얻을 수 있다. 본 발명은 전 범위의 커패시턴스 및 트랜스컨덕턴스 값 사용을 지향한다.

능동 위상 분할기 100 의 출력에 저항성 입력 임피던스 R_L을 가진 어떤 부하가 연결되면, 부하에 걸리는 전압의 전달함수는 다음의 수학식 8 이 된다 :

수학식 8 에 보인대로, 부하 임피던스는 출력 전압 사이의 진폭 및 위상 관계에 영향을 미치지 않는다. 게다가, 트랜스컨덕턴스 g 가 1/R_L보다 큰 값으로 선택되면, 능동 위상 분할기 100 은 약간의 전압 이득을 나타낸다.

능동 위상 분할기 100 의 입력 전압을 출력 전류로 바꾸는 기능은 그것이 능동 회로의 트랜스컨버터로 사용될 수 있게 한다. 능동 위상 분할기 100 은 어떤 능동 회로의 일부로도 사용될 수 있다. 이 경우, 변환 기능을 구현하기 위해 추가적인 능동 소자가 필요치 않다. 따라서, 능동 회로의 잡음 성능 열화가 없다. 게다가, 능동 위상 분할기 100 의 DC 바이어스 전류가 능동 회로의 다른 빌딩 블록에 의해 재사용되기 때문에, 총 전력 소모의 증가는 극미하다.

능동 위상 분할기 100 에 대한 출력 사이의 특정 주파수에서의 위상차는 트랜스컨덕턴스 g 의 절대값에 종속된다. 트랜스컨덕턴스는 능동 소자의 공정 파라미터, 온도 및 바이어스 점의 함수이다. 바이어스에 대한 종속성은 g 에 있어서의 그리고, 따라서 능동 위상 분할기 100 에 대한 출력 사이의 위상차에 있어서의, 공정 및 온도 변동을 보상하는데 사용될 수 있다. 고정된 트랜스컨덕턴스를 유지하기 위해 능동 소자의 바이어스 점을 자동적으로 조절하는 바이어스 회로를 설계하는 기술이 공지되어 있다. 한 예가 BJT 에 대한 PTAT 바이어스 회로이다.

능동 위상 분할기 100 의 단순화된 모델이 도 3 에 도시되어 있다. 위상 시프트 회로 120a 내에서, 능동 소자 112a 및 112b 는 각각 I_a= g_1ㆍV_a및 I_b= g_1ㆍV_b의 전달함수를 갖는 종속 전류전원 122a 및 122b 로 모델화된다. 마찬가지로, 능동 소자 114a 및 114b 는 각각 I_a2= g_2ㆍV_in및 I_b2= g_2ㆍV_in의 전달함수를 갖는 종속 전류전원 124a 및 124b 로 모델화된다. 도 3 의 커패시터 126 은 도 2 의 커패시터 116 을 나타내며, 같은 값을 갖는다.

수학식 6 은 능동 소자 기생성 및 회로 기생성이 없는 이상적 능동 위상 분할기에 대해 계산되었다. 그러나, 능동 위상 분할기 100 의 진폭 및 위상차 평형은 능동 소자 112 및 114 의 기생 커패시턴스 및 유한 출력 저항의 영향을 받는다. 능동 소자 112 의 출력 저항은 또한 진폭 및 위상 평형의 부하 임피던스에 대한 종속성을 제기한다. 능동 소자 112 및 114 의 기생 커패시턴스에는, 커패시터 C_gs134 로 모델화된, 능동 소자 112 의 게이트에서 소스까지의 기생 커패시턴스, 커패시터 C_sb136 으로 모델화된, 능동 소자 112 의 소스에서 벌크 즉 회로 기판까지의 기생 커패시턴스, 커패시터 C_gd128 로 모델화된, 능동 소자 114 의 게이트에서 드레인까지의 기생 커패시턴스 및 커패시터 C_db138 로 모델화된, 능동 소자 114 의 드레인에서 벌크까지의 기생 커패시턴스가 포함된다. 능동 소자 112 의 게이트가 AC 그라운드이기 때문에, 커패시터 C_gs134 의 1개 단자는 AC 해석시 그라운드에 연결된다. 벌크 즉 회로의 기판 역시 그라운드로 표시될 수 있다.

능동 소자 112 및 114 의 출력 저항 R_ds는, 능동 소자 112 에 대한 저항 130 및 능동 소자 114 에 대한 저항 132 로 표시된다. 부하 임피던스가 능동 소자 112 의 출력 임피던스 130 보다 훨씬 작다면, 진폭 및 위상 평형의 부하 임피던스에 대한 종속성이 무시될 수 있음을 알 수 있다.

능동 소자 112 및 114 의 출력 저항에 의한 진폭 및 위상 평형에 대한 효과는 보상될 수 있다. 보상된 1극 능동 위상 분할기 100 의 개략도가 도 4 에 도시되어 있다. 도 4 의 보상된 능동 위상 분할기 102 는 능동 소자의 출력 저항 R_ds에 의해 초래된 진폭 및 위상 비평형을 최소화하기 위해 도 4 의 회로에 부가된 보상 커패시터 158 을 제외하면, 도 2 의 능동 위상 분할기 100 과 동일하다. 커패시터 C_ca158a 는 능동 소자 154a 의 드레인과 그라운드 사이에 연결된다. 마찬가지로, 커패시터 C_cb158b 는 능동 소자 154b 의 드레인과 그라운드 사이에 연결된다. 진폭 및 위상 비평형을 최소화하기 위해, 커패시터 C_ca158a 및 C_cb158b 는 수학식 9 의 다음 조건이 만족되도록 선택된다 :

여기서 C_p는 C_p= C_gs1+ C_sb1+ C_db2로 표현될 수 있는 출력 절점 V_a및 V_b에서의 총 기생 커패시턴스이다 (도 3 참조).

본 발명에서, 능동 위상 분할기의 출력 평형을 잡는 것이 바람직하다. 어떤 애플리케이션에서, 진폭 평형은 그다지 중요하지 않다. 예를 들어, 출력 신호가 스위치 또는 믹서를 구동하는데 사용된다면, 진폭 평형은 그다지 중요하지 않을 수 있다. 이들 애플리케이션의 경우, 5 % 또는 그 이상의 진폭 비평형도 수용 가능할 수 있다. 따라서, 본 발명에서 사용되는 진폭 평형 및 동일한 진폭 이란 용어는 능동 위상 분할기가 사용되는 애플리케이션에서 요구되는 진폭 평형의 양을 지칭한다.

소신호 모델 및 AC 해석에서 중요한 고려사항은 아니지만, 능동 위상 분할기 102 내의 능동 소자가 적절히 동작하기 위해서는 적당한 DC 전압으로 바이어스 되어야 한다. 최적의 DC 바이어스 점은 능동 소자의 타입. 제조 공정. 동작 주파수, 목표하는 동적 범위 및 종래 기술의 숙련자에 의해 흔히 고려되는 다른 요소들에 종속된다. 게다가, 종래 기술에 공지되어 있는 특별한 바이어스 기술이 온도에 독립적인 성능을 제공하도록 능동 소자를 바이어스 하는데 적용될 수 있다. 예를 들어, BJT 를 사용하는 능동 위상 분할기의 구현시, 트랜지스터는 절대온도에 비례하는 (PTAT) 바이어스 회로를 사용하여 바이어스 될 수 있다. PTAT 회로는 온도에 대해 일정한 (즉 고정된) 트랜스컨덕턴스를 제공하며, 이 고정된 트랜스컨덕턴스는 능동 위상 분할기의 전달 함수가 온도의 영향을 받지 않게 만든다.

본 발명의 능동 위상 분할기는 통상적으로 다른 애플리케이션 회로와 함께 사용된다. 예를 들어, 능동 위상 분할기는 단측파대 변조기를 형성하기 위해 길버트 셀 배율기 (Gilbert cell multiplier) 와 결합될 수 있다. 많은 애플리케이션에서, 능동 위상 분할기는 전력 소모 및 회로 다이 면적을 줄이기 위해 애플리케이션 회로 내에 집적될 수 있다. 애플리케이션 회로의 바이어스 회로는 능동 위상 분할기와 공유될 수 있다. 게다가, 능동 위상 분할기의 I_a(s) 및 I_b(s) 는 이득 스테이지를 형성하기 위해 애플리케이션 회로의 고임피던스 절점에 연결될 수 있다.

상술한대로, 도 4 에 도시된 능동 위상 분할기 102 는 도 4 에 도시된 MOSFET 이 아닌, 다른 타입의 능동 소자로 구현될 수 있다. 예를 들어, 능동 위상 분할기 102 는 BJT 를 사용해 구현될 수 있다. BJT 의 경우, 트랜지스터의 트랜스컨덕턴스는 g_m= I_C/V_T로 선택되고 계산될 수 있는데, 여기서 I_C는 컬렉터 전류 그리고 V_T는 실온 (27℃) 에서 26㎷ 로 근사될 수 있는 열전압이다. 능동 소자는 달링턴 트랜지스터 또는 캐스코드 트랜지스터와 같이, 1개 이상의 트랜지스터를 포함할 수 있다. 능동 소자는 축퇴된 트랜지스터의 저항처럼, 수동 부품을 포함할 수도 있다.

2. 2극 위상 분할기

본 발명의 능동 위상 분할기 개념은 2 이상의 극을 갖는 능동 위상 분할기를 만드는 것으로 확장될 수 있다. 더 많은 극은 출력 신호 사이의 주파수에 대한 위상차 응답을 개선하여 능동 위상 분할기가 더 넓은 주파수 범위에서 동작하도록 한다.

예시적인 2극 능동 위상 분할기의 개략도가 도 5 에 도시되어 있다. 능동 위상 분할기 104 는 2개의 위상 시프트 회로 200a 및 200b 로 구성된다. 도 4 의 1극 능동 위상 분할기 102 와 유사하게, 각 위상 시프트 회로 200 은 입력 신호를 수신하여 출력 신호를 만들어 낸다. 마찬가지로, 위상 시프트 회로 200 의 부품은 출력 신호의 진폭은 동일하지만 그 위상차가 특정 주파수에서 목표값이 되도록 선택된다.

각 위상 시프트 회로 200 내에서, 4개의 능동 소자 202, 204, 206 및 208 과 2개의 커패시터 210 및 212 가 목표하는 전달함수를 만들어 낸다. 능동 소자 202 의 소스는 능동 소자 204 의 드레인에 연결된다. 마찬가지로, 능동 소자 206 의 소스는 능동 소자 208 의 드레인에 연결된다. 능동 소자 202 및 206 의 게이트는 DC 전압에 바이어스 되고, 바이패스 커패시터 (도 5 에는 도시되지 않음) 를 통해 그라운드로 바이패스 된다. 따라서, 능동 소자 202 및 206 의 게이트는 AC 해석시 효과적으로 AC 그라운드 (즉 그라운드) 에 연결된다. 능동 소자 204 및 208 의 소스는 그라운드에 연결된다. 커패시터 210 은 능동 소자 204 의 게이트와 드레인에 걸쳐 연결되고, 커패시터 212 는 능동 소자 208 의 드레인과 그라운드에 연결된다. 능동 소자 204 의 게이트는 입력 신호 V_in(s) 에 연결된다. 능동 소자 208 의 게이트는 능동 소자 204 의 드레인에 연결된다. 최종적으로, 능동 소자 202 및 206 의 드레인이 연결되어 위상 시프트 회로 200 의 출력을 구성한다. 각 위상 시프트 회로 200 의 회로 토폴로지는 동일하고, 단지 커패시터 210 및 212 의 값과 능동 소자 202, 204, 206 및 208 의 트랜스컨덕턴스가 다른 뿐이다.

전달함수의 계산을 간단히 하기 위해, 모든 능동 소자의 트랜스컨덕턴스가 g 로 지정될 수 있다. 이 제한으로 다음의 수학식 10 을 전달함수로 갖는 2차의 전통과 회로망을 얻는다 :

위상 시프트 회로 200 의 전달함수는 출력 전류 대 입력 전압의 형태로 표현된다. 따라서, T_ia(s)=I_a(s)/V_in(s) 및 T_ib(s)=I_b(s)/V_in(s) 이다. Q_0a= Q_0b= 0.304, _oa= 2ㆍ120 ×10⁶/1.891 및 _ob= 2ㆍ120 ×10⁶ㆍ1.891 인 경우의 주파수대 출력 신호 I_a(s) 와 I_b(s) 사이의 위상차에 대한 예시적 응답이 도 8 에 도시되어 있다.

2극 능동 위상 분할기 104 의 주요 장점은 1극 능동 위상 분할기 102 의 그것에 비해 눈에 띄게 넓어진 대역폭이다. 이는 도 8 에 도시된 위상차 응답을 도 7 에 도시된 응답과 비교하여 관측될 수 있다. 그러나, 2극 능동 위상 분할기 104 는 1극 능동 위상 분할기 102 에 비해 전력 효율이 떨어진다는 점에서 1가지 단점을 가진다. 수학식 10 을 참조하여, 2극 능동 위상 분할기 104 의 DC 에서의 이득이 -g 임에 주목하라. 수학식 6 에서, 1극 능동 위상 분할기 102 의 DC 이득은 g₂즉 g 이다. 2극 능동 위상 분할기 104 내의 각 위상 시프트 회로 200 은, 2개의 전류 경로를 가지는데, 1개는 능동 소자 202 를 통하며, 1개는 능동 소자 206 을 통한다. 이에 비해, 1극 능동 위상 분할기 102 내의 각 위상 시프트 회로 150 은, 능동 소자 152 를 통하는 1개의 전류 경로를 가진다 (도 4 참조). 따라서, 2극 능동 위상 분할기 104 내의 각 위상 시프트 회로 200 은 1극 능동 위상 분할기 102 내의 각 위상 시프트 회로 150 보다 더 많은 전류를 인출한다.

본 발명에서 구체적으로 논의되진 않았지만, 본 발명의 개념을 3 또는 그 이상의 극을 갖는 능동 위상 분할기로 확장하는 것은 종래 기술의 숙련자에게 명백할 것이다. 따라서, 3 또는 그 이상의 극을 갖는 능동 위상 분할기는 본 발명의 범위 내에 있다.

3. 예시적인 응용 회로

본 발명의 능동 위상 분할기가 싱글 엔드형 회로로 예시되긴 했지만, 능동 위상 회로를 차동 회로로 구현하여 향상된 성능을 얻을 수 있다. 예를 들어, 소스 공통형 증폭기로 구성된 입력 능동 소자 154a 및 154b (도 4 참조) 를 종래 기술에서 공지된 차동 증폭기로 대치할 수 있다. 차동 증폭기의 입력은 차동 입력 신호에 연결되거나, 만약 입력이 싱글 엔드형이라면, 차동 증폭기의 1개 입력은 싱글 엔드형 입력 신호에 연결되고 차동 증폭기의 또 1개 입력은 AC 그라운드 될 수 있다.

MOSFET 의 차동쌍을 사용해 구현된 능동 위상 분할기를 이용하는 예시적인 애플리케이션 회로가 도 6 에 도시되어 있다. 능동 회로 230 은 2개의 위상 시프트 회로 240 및 2개의 부하 저항 264 로 구성된 단측파대 변조기이다. 각 위상 시프트 회로 240 내에서, 능동 소자 242 및 244 는 소스 공통형 구성으로 연결되고 전류 전원 260 으로 바이어스 된다. 능동 소자 242 및 244 는 입력 신호 V_in(s) 로 구동되는 차동쌍을 구성한다. 능동 소자 254 및 256 뿐만 아니라 능동 소자 250 및 252 는 게이트 공통형 구성으로 연결되어 역시 차동쌍을 구성한다.각각 능동 소자 242 및 244 의 게이트와 드레인 사이에 연결된 커패시터 246 및 248 은 능동 위상 분할기에 대한 전통과 응답의 극-영점 쌍을 발생한다.

능동 소자 250, 252, 254 및 256 의 게이트 바이어스 전압이 국부 발진기(이하 LO 라 명명) 주파수로 바뀌면, 위상 시프트 회로 240a 및 240b 는 4 상 배율기 (four quadrant multipliers) 로 동작한다. 게다가, LO 신호 V_LOa및 V_LOb가 90°어긋나고, 위상 시프트 회로 240a 및 240b 의 출력이 도 6 에 도시된 대로 교차 결합되면, 능동 회로 230 은 단측파대 변조기로 동작한다.

이 애플리케이션은 또한 능동 위상 분할기가 어떻게, 이 예시적 애플리케이션에서는 단측파대 변조기인, 능동 회로의 빌딩 블록으로 사용될 수 있는지 보여준다. 능동 위상 분할기는 또한 90°어긋난 LO 구동 신호를 발생하기 위한 LO 버퍼에 사용될 수 있다. 이러한 LO 버퍼는 단측파대 변조기, IQ 변조기 및 복조기와 영상 배제 믹서에 사용된다. 능동 위상 분할기는 종래 기술의 숙련자에게 공지되고, 본 발명의 범위 내에 있는 다른 애플리케이션에도 또한 사용될 수 있다.

채택된 실시예에 대한 상기의 설명은 종래 기술의 숙련자라면 누구나 본 발명을 실시하고 사용할 수 있도록 하기 위해 제시되었다. 이들 실시예에 대한 다양한 변형이 종래 기술의 숙련자에게 쉽게 보일 것이고, 여기에서 정의된 일반적인 원리는 발명적 재능의 사용없이 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 여기에서 보인 실시예들에 제한되지 않고, 여기에서 공지된 원리 및 신규한 특징과 모순되지 않는 가장 넓은 범위로 일치되어야 한다.

본 발명은 능동 소자를 사용하여, 진폭이 동일하지만, 위상이 다른 다중 출력 신호를 발생하는 신규하고 향상된 회로이다. 능동 소자는 바이폴라 접합 트랜지스터 (bipolar-junction transistors, 이하 BJT 라 명명), 헤테로 접합 바이폴라 트랜지스터 (heterojunction-bipolar-transistors, 이하 HBT 라 명명), 금속 산화막 반도체 전계 효과 트랜지스터 (metal-oxide-semiconductor field effect transistors, 이하 MOSFET 으로 명명), 갈륨 비소 전계 효과 트랜지스터 (gallium arsenide field effect transisters, 이하 GaAsFET 으로 명명), P채널 소자, 또는 다른 능동 반도체 소자일 수 있다. 본 발명의 능동 위상 분할기는 2 이상의 위상 시프트 회로로 구성된다. 각 위상 시프트 회로는 다수 개의 능동 소자 및 적어도 1개의 무효 부품 (예를 들면, 커패시터) 으로 구성된다. 1극 능동 위상 분할기의 경우, 각 위상 시프트 회로 내에서, 2개의 능동 소자는 캐스코드 증폭기로 구성된다. 제 1 능동 소자는 소스 공통형 증폭기로 구성되어, 게이트에서 입력 신호를 수신한다. 제 2 능동 소자는 게이트 공통형 증폭기로 구성되어, 그 소스가 제 1 능동 소자의 드레인에 연결된다. 커패시터가, 위상 시프트 회로에서 필요한 극-영점 쌍을 발생하기 위해, 제 1 능동 소자의 게이트 및 드레인에 걸쳐 연결된다. 영점은 커패시터 및 제 1 능동 소자의 결합된 작용에 의해 발생되고, 극은 커패시터 및 제 2 능동 소자의 결합된 작용에 의해 발생된다. 제 2 능동 소자는 또한 전류 모드의 출력 신호를 발생하기 위한 전압의 전류 변환을 제공한다.

본 발명의 목적은 균형 잡힌 진폭 및 위상차 응답을 얻기 위해, 능동 소자 및 무효 부품을 사용하는 능동 위상 분할기의 제공이다. 회로 내의 저항 소거는, 종래 기술의 수동 위상 분할기에 비해, 본 발명의 능동 위상 분할기에 대한 잡음지수 및 전력 효율을 향상시킨다.

본 발명의 다른 목적은 전압의 전류 변환 기능을 가진 능동 위상 분할기의 제공이다. 이 기능은 능동 위상 분할기가 능동 회로의 트랜스커버터로 사용될 수 있게 한다. 따라서, 트랜스컨버터가 관련된 능동 회로에 의해 추가적인 능동 소자가 필요치 않으며, DC 바이어스 전류는 효과적으로 재사용된다.

본 발명의 또 다른 목적은 부하 임피던스에 덜 민감한 전달함수를 갖는 능동 위상 분할기의 제공이다. 이 능동 위상 분할기는, 외부의 부하로부터 입력 및 내부 절점을 분리하기 위해 캐스코드 구성으로 연결된 능동 소자를 이용한다.

본 발명의 또 다른 목적은 2 이상의 극을 갖는 능동 위상 분할기의 제공이다. 더 많은 극은 능동 위상 분할기의 동작 주파수 범위를 증가시킨다.

Claims

동일한 진폭을 갖지만, 위상이 다른 출력 신호를 제공하는 회로로서,

제 1 입력을 가지며 제 1 출력을 만드는 제 1 위상 시프트 회로 ; 및

제 2 입력을 가지며 제 2 출력을 만드는 제 2 위상 시프트 회로를 구비하며,

상기 제 1 입력 및 상기 제 2 입력은 입력 신호에 연결되고, 상기 제 1 출력 및 상기 제 2 출력은 진폭이 동일하지만 위상이 다른 것을 특징으로 하는 회로.
제 1 항에 있어서, 상기 위상 시프트 회로 각각은,

제 1 게이트, 제 1 소스 및 제 1 드레인을 가지며, 소스 공통형 증폭기로 구성된 제 1 능동 소자로써, 상기 제 1 소스가 그라운드에 연결되고, 상기 제 1 게이트가 상기 입력 신호를 수신하는, 상기 제 1 능동 소자 ;

상기 제 1 게이트와 상기 제 1 드레인에 걸쳐 연결된 커패시터 ; 및

제 2 게이트, 제 2 소스 및 제 2 드레인을 가지며, 게이트 공통형 증폭기로 구성된 제 2 능동 소자로써, 상기 제 2 게이트가 AC 그라운드에 연결되고, 상기 제 2 소스가 제 1 드레인에 연결되며, 상기 제 2 드레인이 상기 위상 시프트 회로의 상기 출력을 구성하는, 상기 제 2 능동 소자를 구비하는 것을 특징으로 하는 회로.
제 2 항에 있어서, 상기 능동 소자가 BJT (bipolar-junction transistors), HBT (heterojunction-bipolar-transistors), MOSFET, GaAsFET 및 P-채널 소자로 이루어진 그룹에서 선택되는 것을 특징으로 하는 회로.
제 2 항에 있어서, 상기 능동 소자 각각은 트랜스컨덕턴스를 가지며, 상기 커패시터 및 상기 트랜스컨덕턴스는 상기 제 1 출력과 상기 제 2 출력 사이의 위상차가 특정 주파수에서 90°가 되도록 선택되는 것을 특징으로 하는 회로.
제 2 항에 있어서, 상기 위상 시프트 회로 각각은 상기 제 1 드레인과 그라운드에 걸쳐 연결된 보상 커패시터를 더 구비하며,

상기 보상 커패시터는 상기 제 1 출력과 상기 제 2 출력 사이의 진폭 평형을 얻을 수 있도록 선택되는 것을 특징으로 하는 회로.
제 2 항에 있어서, 상기 능동 소자 각각은 트랜스컨덕턴스를 가지며, 모든 위상 시프트 회로에 대한 상기 제 1 능동 소자의 상기 트랜스컨덕턴스가 동일하고, 모든 위상 시프트 회로에 대한 상기 제 2 능동 소자의 상기 트랜스컨덕턴스가 동일한 것을 특징으로 하는 회로.
제 6 항에 있어서, 모든 능동 소자의 상기 트랜스컨덕턴스가 동일한 것을 특징으로 하는 회로.
제 2 항에 있어서, 상기 능동 소자는 온도에 독립적인 성능을 제공하도록 바이어스 되는 것을 특징으로 하는 회로.
복수의 위상 시프트 회로로 구성된, 진폭이 동일하지만 위상이 다른 출력 신호를 제공하는 회로에 있어서,

위상 시프트 회로 각각은, 입력 및 출력을 가지며, 제 1 증폭기 및 상기 제 1 증폭기에 연결된 제 2 증폭기로 구성된 캐스코드 증폭기 ; 및

상기 제 1 증폭기에 걸쳐 연결된 커패시터를 구비하며,

상기 복수의 위상 시프트 회로의 상기 입력이 입력 신호에 연결되고, 상기 캐스코드 증폭기의 상기 출력은 진폭이 동일하지만 위상이 다른 것을 특징으로 하는 회로.
제 9 항에 있어서,

상기 위상 시프트 회로 각각은, 상기 제 1 증폭기와 그라운드에 연결된 보상 커패시터를 더 구비하며,

상기 보상 커패시터는 상기 캐스코드 증폭기의 상기 출력 사이의 진폭 평형을 얻도록 선택되는 것을 특징으로 하는 회로.
제 9 항에 있어서, 상기 제 1 증폭기 각각 및 상기 제 2 증폭기 각각은 트랜스컨덕턴스를 가지며, 모든 제 1 증폭기의 상기 트랜스컨덕턴스가 동일하고 모든 제 2 증폭기의 상기 트랜스컨덕턴스가 동일한 것을 특징으로 하는 회로.
제 11 항에 있어서, 모든 제 1 증폭기 및 모든 제 2 증폭기의 상기 트랜스컨덕턴스가 동일한 것을 특징으로 하는 회로.
복수의 위상 시프트 회로로 구성된, 진폭이 동일하지만 위상이 다른 출력 신호를 제공하는 회로에 있어서,

위상 시프트 회로 각각은, 제 1 게이트, 제 1 소스 및 제 1 드레인을 가지며, 소스 공통형 증폭기로 구성된 제 1 능동 소자로써, 상기 제 1 소스가 그라운드에 연결되고, 상기 제 1 게이트가 상기 입력 신호를 수신하는, 상기 제 1 능동 소자 ;

상기 제 1 능동 소자에 걸쳐 연결된 제 1 커패시터 ;

제 2 게이트, 제 2 소스 및 제 2 드레인을 가지며, 소스 공통형 증폭기로 구성된 제 2 능동 소자로써, 상기 제 2 소스가 그라운드에 연결되고, 상기 제 2 게이트가 상기 제 1 드레인에 연결된, 상기 제 2 능동 소자 ;

상기 제 2 드레인과 그라운드에 걸쳐 연결된 제 2 커패시터 ;

제 3 게이트, 제 3 소스 및 제 3 드레인을 가지며, 게이트 공통형 증폭기로 구성된 제 3 능동 소자로써, 상기 제 3 게이트가 AC 그라운드에 연결되고, 상기 제 3 소스가 상기 제 1 드레인에 연결된, 상기 제 3 능동 소자 ; 및

제 4 게이트, 제 4 소스 및 제 4 드레인을 가지며, 게이트 공통형 증폭기로 구성된 제 4 능동 소자로써, 상기 제 4 게이트가 상기 AC 그라운드에 연결되고, 상기 제 4 소스가 상기 제 2 드레인에 연결되며, 상기 제 4 드레인이 상기 제 3 드레인에 연결되어 상기 위상 시프트 회로의 상기 출력을 구성하는, 상기 제 4 능동 소자를 구비하는 것을 특징으로 하는 회로.
제 13 항에 있어서, 상기 능동 소자는 BJT (bipolar-junction transistors), HBT (heterojunction-bipolar-transistors), MOSFET, GaAsFET 및 P-채널 소자로 이루어진 그룹에서 선택되는 것을 특징으로 하는 회로.
제 13 항에 있어서, 2개의 위상 시프트 회로로 구성되며, 상기 능동 소자 각각은 트랜스컨덕턴스를 가지며, 상기 커패시터 및 상기 트랜스컨덕턴스는 상기 위상 시프트 회로 출력 사이의 위상차가 특정 주파수에서 90°가 되도록 선택되는 것을 특징으로 하는 회로.
제 13 항에 있어서, 상기 능동 소자 각각은 트랜스컨덕턴스를 가지며, 모든 능동 소자의 상기 트랜스컨덕턴스가 동일한 것을 특징으로 하는 회로.
차동 출력 신호를 제공하는 위상 시프트 회로로서 :

차동 입력 신호에 연결된 제 1 차동 입력, 제 1 차동 출력 및 제 1 공통 소스를 갖는 제 1 차동쌍 ;

차동 LO 신호에 연결된 제 2 차동 입력, 제 2 차동 출력 및 상기 제 1 차동 출력의 제 1 출력에 연결된 제 2 공통 소스를 갖는 제 2 차동쌍 ;

제 3 차동 입력, 제 3 차동 출력 및 제 3 공통 소스를 갖는 제 3 차동쌍으로써, 상기 제 3 공통 소스가 상기 제 1 차동 출력의 제 2 출력에 연결되고, 상기 제 3 차동 입력이 상기 제 2 차동 입력에 연결되며, 상기 제 3 차동 출력이 상기 제 2 차동 출력에 연결되어 상기 차동 출력 신호를 구성하는, 상기 제 3 차동쌍 ;

상기 제 1 차동 입력의 각 입력과 상기 제 1 차동 출력의 각 출력에 걸쳐 연결된 1쌍의 커패시터 ; 및

상기 제 1 공통 소스에 연결된 전류원을 구비하는 것을 특징으로 하는 위상 시프트 회로.
차동 출력 신호를 제공하는 단측파대 변조기로써 :

차동 입력 신호에 연결된 제 1 차동 입력, 제 1 차동 LO 신호에 연결된 제 1 차동 LO 입력 및 제 1 차동 출력을 갖는 제 1 위상 시프트 회로 ; 및

제 2 차동 입력, 제 2 차동 LO 입력 및 제 2 차동 출력을 갖는 제 2 위상 시프트 회로로써, 상기 제 2 차동 입력이 상기 제 1 차동 입력에 연결되고, 상기 제 2 차동 LO 입력이 제 2 차동 LO 신호에 연결되며, 상기 제 2 차동 출력이 상기 제 1 차동 출력에 연결되어 상기 차동 출력 신호를 구성하는, 상기 제 2 위상 시프트 회로를 구비하는 것을 특징으로 하는 단측파대 변조기.