KR20010010998A - Method for forming capacitor of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a capacitor of a semiconductor memory device is provided to prevent a diffusion barrier layer from being exposed during the formation of a high dielectric layer. CONSTITUTION: An interlayer dielectric layer(2) is selectively etched on a semiconductor to form a contact hole for exposure of the semiconductor. A plug is formed to fill the contact hole(2) and adjacent to the semiconductor. After that, a diffusion barrier layer(5) is formed on the entire structure. The diffusion barrier layer(5) is selectively etched to form the lower portion of the diffusion barrier layer in the contact hole and the diffusion barrier layer is contacted with the plug so that a pattern of the diffusion barrier layer is formed. A bottom electrode(6) is formed to cover over the upper pattern of the diffusion barrier layer(5) and the sidewall of it(5). A dielectric layer and a top electrode is formed on the bottom electrode.

Description

반도체 메모리 소자의 캐패시터 형성 방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE

본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 캐패시터 형성 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of semiconductor memory device manufacturing, and more particularly, to a method of forming a capacitor.

반도체 메모리 소자 제조에 있어서 트랜지스터와 캐패시터의 성능 향상을 위한 연구가 필수적이다. 특히, DRAM(dynamic random access memory) 소자에서 소프트 에러(soft error)를 방지하고 안정된 동작을 유지하기 위해서는 단위 셀당 25fF 이상의 정전용량이 필요하고, 아울러 누설전류도 충분히 낮아야 한다. 그러나, 종래와 같이 Si3N4/SiO2(NO 구조) 또는 Ta2O5등과 같은 유전체를 캐패시터의 유전막으로 이용하는 경우는 유전율이 충분하지 않다. 따라서, 기가(giga) DRAM 시대의 고유전 캐패시터의 유전막으로서 SrTiO3와 (Ba, Sr)TiO3(이하, BST라 함) 등과 같은 고유전체에 대한 연구가 활발히 진행되고 있으며, 이와 병행하여 스토리지 노드(storage node)에 대한 하부전극의 연구도 활발히 진행되고 있다.In the manufacture of semiconductor memory devices, research for improving the performance of transistors and capacitors is essential. In particular, in order to prevent soft errors and maintain stable operation in dynamic random access memory (DRAM) devices, a capacitance of 25 fF or more per unit cell is required, and leakage current must be sufficiently low. However, when a dielectric such as Si 3 N 4 / SiO 2 (NO structure) or Ta 2 O 5 is used as the dielectric film of the capacitor as in the related art, the dielectric constant is not sufficient. Therefore, studies on high-k dielectric materials such as SrTiO 3 and (Ba, Sr) TiO 3 (hereinafter referred to as BST) as dielectric films of high-k dielectric capacitors in the giga DRAM era have been actively conducted. (Storage node) is also actively researching the lower electrode.

SrTiO3와 (Ba, Sr)TiO3등과 같은 고유전율 박막을 사용한 캐패시터 형성 방법을 첨부된 도면 도1을 참조하여 상세히 설명한다.A method of forming a capacitor using a high dielectric constant thin film such as SrTiO 3 and (Ba, Sr) TiO 3 will be described in detail with reference to FIG. 1.

먼저, 트랜지스터 등의 하부구조 형성이 완료된 반도체 기판(1) 상에 층간절연막(2)을 형성하고, 층간절연막(2)을 선택적으로 식각하여 반도체 기판과 캐패시터 사이의 수직배선을 위한 콘택홀을 형성한 다음, 콘택홀 내에 다결정 실리콘막(3)을 채우고 평탄화시켜 플러그(plug)를 다음, 스퍼터링(sputtering) 방법을 사용하여 접착막(4)과 금속 및 산소 확산방지막(5)을 형성한다. 이어서, 스퍼터링 방법으로 하부전극(6)을 증착하고, 하부전극(6), 확산방지막(5) 및 접착막을 선택적으로 식각하여 스토리지 노드를 형성한다. 이후, 고유전막(7) 및 상부전극(8)을 형성한다.First, an interlayer insulating film 2 is formed on a semiconductor substrate 1 on which a substructure of a transistor or the like is completed, and the interlayer insulating film 2 is selectively etched to form a contact hole for vertical wiring between the semiconductor substrate and the capacitor. Then, the polycrystalline silicon film 3 is filled and planarized in the contact hole, and then a plug is formed, and then the adhesive film 4 and the metal and oxygen diffusion barrier 5 are formed using a sputtering method. Subsequently, the lower electrode 6 is deposited by a sputtering method, and the lower electrode 6, the diffusion barrier film 5, and the adhesive film are selectively etched to form a storage node. Thereafter, the high dielectric film 7 and the upper electrode 8 are formed.

전술한 바와 같이 이루어지는 종래의 스토리지 노드 형성 방법은 디자인 룰(design rule)이 작아짐에 따라 스토리지 노드가 일정 높이에서 80 。 이상의 각도를 유지해야 하지만, 식각의 어려움으로 인하여 일정 높이 이상 식각하기 어렵다. 또한, BST 증착시 스토리지 노드 측면에 접착막(4)과 확산방지막(5)이 노출되어 산화됨에 따라 누설전류가 증가하는 등의 문제점이 있다.According to the conventional method for forming a storage node as described above, as the design rule becomes smaller, the storage node must maintain an angle of 80 ° or more from a certain height, but it is difficult to etch more than a certain height due to the difficulty of etching. In addition, there is a problem that leakage current increases as the adhesive layer 4 and the diffusion barrier layer 5 are exposed and oxidized at the side of the storage node during BST deposition.

이러한 문제점을 해결하기 위하여 도2에 도시한 바와 같이 접착막(4) 및 확산방지막(5)을 콘택홀 내부에 위치시켜 플러그 형태로 형성하려는 시도가 이루어지고 있으나, 하부전극 형성을 위한 마스크와 콘택홀 형성을 위한 마스크 사이의 정렬오차를 피할 수 없어 확산방지막(5) 플러그가 노출되어 BST 등의 고유전막 증착 후 발생하는 누설전류의 증가를 효과적으로 방지할 수 없는 문제점이 있다.In order to solve this problem, as shown in FIG. 2, an attempt has been made to form an adhesive film 4 and a diffusion barrier 5 inside a contact hole to form a plug, but a mask and a contact for forming a lower electrode are formed. Since the alignment error between the masks for forming the holes cannot be avoided, there is a problem in that the diffusion barrier 5 plug is exposed so that an increase in leakage current generated after deposition of a high dielectric film such as BST cannot be effectively prevented.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 고유전막 형성시 확산방지막이 노출되는 것을 효과적으로 방지할 수 있는 반도체 메모리 소자의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.The present invention devised to solve the above problems is to provide a method of forming a capacitor of a semiconductor memory device that can effectively prevent exposure of the diffusion barrier film when forming a high dielectric film.

도1 및 도2는 종래 기술에 따라 형성된 캐패시터 구조를 보이는 단면도,1 and 2 are cross-sectional views showing a capacitor structure formed according to the prior art,

도3a 내지 도3g는 본 발명의 일실시예에 따른 캐패시터 형성 공정 단면도.3A to 3G are cross-sectional views of a capacitor forming process according to an embodiment of the present invention.

*도면의 주요부분에 대한 도면 부호의 설명** Description of reference numerals for the main parts of the drawings *

2: 층간절연막 3: 다결정 실리콘막2: interlayer insulating film 3: polycrystalline silicon film

4: 접착막 5: 확산방지막4: adhesive film 5: diffusion barrier film

6: 하부전극 7: 고유전막6: lower electrode 7: high dielectric film

8: 상부전극8: upper electrode

상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판 상부에 형성된 층간절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 제1 단계; 상기 반도체 기판과 접하며 상기 콘택홀의 일부를 채우는 플러그를 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 확산방지막을 형성하는 제3 단계; 상기 확산방지막을 선택적으로 식각하여 그 하부가 상기 콘택홀 내에 형성되어 상기 플러그와 접하는 확산방지막 패턴을 형성하는 제4 단계; 상기 확산방지막 패턴 상부 및 측벽을 덮는 하부전극을 형성하는 제5 단계; 및 상기 하부전극 상에 유전막 및 상부전극을 형성하는 제6 단계를 포함하는 반도체 메모리 소자의 캐패시터 형성 방법을 제공한다.The present invention for achieving the above object, the first step of forming a contact hole to expose the semiconductor substrate by selectively etching the interlayer insulating film formed on the semiconductor substrate; Forming a plug in contact with the semiconductor substrate and filling a portion of the contact hole; A third step of forming a diffusion barrier on the entire structure of the second step; Selectively etching the diffusion barrier layer to form a diffusion barrier pattern in a lower portion of the diffusion barrier layer in contact with the plug; A fifth step of forming a lower electrode covering upper and sidewalls of the diffusion barrier pattern; And a sixth step of forming a dielectric film and an upper electrode on the lower electrode.

본 발명은 그 하부는 콘택홀 내부에 위치하며 그 측면 및 상부는 하부전극으로 덮이는 확산방지막 패턴을 형성하여 고유전막 형성시 확산방지막이 노출되는 것을 방지하는데 그 특징이 있다.The present invention is characterized in that the lower portion is located inside the contact hole, and the side and upper portions thereof form a diffusion barrier pattern that is covered by the lower electrode to prevent the diffusion barrier layer from being exposed when the high dielectric layer is formed.

이하, 첨부된 도면 도3a 내지 도3g를 참조하여 본 발명의 일실시예에 따른 캐패시터 형성 방법을 상세히 설명한다.Hereinafter, a capacitor forming method according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings, FIGS. 3A to 3G.

먼저, 도3a에 도시한 바와 같이 트랜지스터 등의 하부구조 형성이 완료된 반도체 기판(1) 상에 층간절연막(2)을 형성하고, 층간절연막(2)을 선택적으로 식각하여 반도체 기판과 캐패시터 사이의 수직배선을 위한 콘택홀을 형성한다.First, as shown in FIG. 3A, an interlayer insulating film 2 is formed on a semiconductor substrate 1 on which a substructure of a transistor or the like is completed, and the interlayer insulating film 2 is selectively etched to vertically between the semiconductor substrate and the capacitor. A contact hole for wiring is formed.

이어서, 전체 구조 상에 화학기상증착법으로 500 Å 내지 5000 Å 두께의 다결정 실리콘막(3)을 형성하고, 이를 전면식각하여 콘택홀 입구에서 안쪽으로 500 Å 내지 3000 Å 두께의 다결정 실리콘막(3)을 제거하여 콘택홀의 일부만을 다결정 실리콘막(3)으로 채운다.Subsequently, a polycrystalline silicon film 3 having a thickness of 500 kPa to 5000 kPa is formed on the entire structure by chemical vapor deposition, and the entire surface is etched to form a polycrystalline silicon film 3 of 500 kPa to 3000 kPa inward from the contact hole inlet. Is removed so that only part of the contact holes are filled with the polycrystalline silicon film 3.

다음으로, 도3b에 도시한 바와 같이 다결정 실리콘막(3) 상에 접착막(4)을 형성한다. 접착막(4)은 다음과 같은 과정에 따라 형성한다. 즉, 200 Å 내지 2000 Å 두께의 티타늄(Ti)막을 스퍼터링 또는 화학기상증착법으로 증착하고, 550 ℃ 내지 950 ℃ 온도에서 30 초 내지 120 초 동안 티타늄막을 RTN(rapid thermal nitridation) 처리하여 티타늄 실리사이드로 변화시킨 다음, 반응하지 않은 티타늄막을 제거하여 접착막(4)을 형성한다. 접착막(4) 형성을 위하여 티타늄막 대신 탄탈륨(Ta)막을 형성할 수도 있다.Next, as shown in FIG. 3B, the adhesive film 4 is formed on the polycrystalline silicon film 3. The adhesive film 4 is formed according to the following procedure. That is, 200 to 2000 Ti thick titanium (Ti) film is deposited by sputtering or chemical vapor deposition, and the titanium film is subjected to rapid thermal nitridation (RTN) for 30 seconds to 120 seconds at a temperature of 550 ° C. to 950 ° C. to change to titanium silicide. After that, the unreacted titanium film is removed to form an adhesive film 4. A tantalum (Ta) film may be formed instead of the titanium film to form the adhesive film 4.

다음으로, 도3c에 도시한 바와 같이 전체 구조 상에 금속 및 산소 확산방지를 위한 확산방지막(5)을 형성한다. 이때, 스퍼터링 또는 화학기상증착법으로 200 Å 내지 7000 Å 두께의 티타늄알루미늄나이트라이드막(TiAlN)을 형성하여 확산방지막(5)을 이루도록 한다. 이어서, 전면식각 또는 화학기계적연마(chemical mechanical polishing, 이하 CMP라 함) 방법으로 확산방지막(5)을 일정 높이까지 제거한다. 확산방지막(5)은 탄탈륨질화막(TaN), 티타늄질화막(TiN) 또는 티타늄 실리나이트라이드(TiSiN)막을 형성할 수도 있다.Next, as shown in FIG. 3C, a diffusion barrier 5 for preventing diffusion of metals and oxygen is formed on the entire structure. At this time, a titanium aluminum nitride film (TiAlN) having a thickness of 200 kPa to 7000 kPa is formed by sputtering or chemical vapor deposition to form the diffusion barrier 5. Subsequently, the diffusion barrier film 5 is removed to a predetermined height by a full surface etching or chemical mechanical polishing (hereinafter referred to as CMP) method. The diffusion barrier 5 may also form a tantalum nitride film (TaN), a titanium nitride film (TiN), or a titanium silicide nitride (TiSiN) film.

다음으로, 도3d에 도시한 바와 같이 포토마스크 및 식각 공정 등으로 확산방지막(5)을 선택적으로 식각하여 접착막(4) 상에 확산방지막(5) 패턴을 형성한다. 이러한 과정에 따라 확산방지막(5) 패턴의 하부는 콘택홀 내부에 위치하게 된다.Next, as shown in FIG. 3D, the diffusion barrier 5 is selectively etched by a photomask, an etching process, or the like to form a diffusion barrier 5 pattern on the adhesive layer 4. According to this process, the lower portion of the diffusion barrier 5 pattern is positioned inside the contact hole.

다음으로, 도3e에 도시한 바와 같이 화학기상증착(chemical vapor deposition) 방법으로 하부전극(6)을 형성한다. 이때, 하부전극(6) 형성을 위하여 [(CH3)3(CH3C5H4)Pt](MeCpMethylcyclopentadienyl)trimethylplatinum) 또는 [(C2H5C5H4)Pt(CH3)3)]((EtCp)PtMe3(Ethyl-Cyclopentadienyl-Pt-Triethyl)를 반응원료로 사용하고, 상온 내지 500 ℃ 온도, 0.1 torr 내지 5 torr 압력 조건에서 Ar, O2, H2를 0 sccm 내지 500 sccm 유입하여 화학기상증착법으로 100 Å 내지 1000 Å 두께의 Pt막을 형성한다. 하부전극(6)을 Ru막 또는 Ir막으로 형성할 수도 있다. Ru막 형성시 반응원료로는 Ru(EtCP2〈EisEthyl-Cyclopentadienyl-Ru: Ru(C2H5C5H4)〉), Ru(DPM)3〈Ru-tridepivaloymethane:Ru(C11H19O2)3〉 또는 Ru-3〈Tris(2,4Octanedionato)-Ru:Ru(C8H13O2)3〉를 사용한다.Next, as shown in FIG. 3E, the lower electrode 6 is formed by chemical vapor deposition. At this time, to form the lower electrode 6 [(CH 3 ) 3 (CH 3 C 5 H 4 ) Pt] (MeCpMethylcyclopentadienyl) trimethylplatinum) or [(C 2 H 5 C 5 H 4 ) Pt (CH 3 ) 3 ) ] ((EtCp) PtMe3 (Ethyl-Cyclopentadienyl-Pt-Triethyl) is used as a reaction raw material, and Ar, O 2 , H 2 is introduced at 0 sccm to 500 sccm at room temperature to 500 ℃ and 0.1 torr to 5 torr pressure. To form a Pt film having a thickness of 100 1000 to 1000 Å by chemical vapor deposition, and the lower electrode 6 may be formed of a Ru film or an Ir film, and as a reaction raw material when forming the Ru film, Ru (EtCP2 <EisEthyl-Cyclopentadienyl- Ru: Ru (C 2 H 5 C 5 H 4 )〉), Ru (DPM) 3 <Ru-tridepivaloymethane: Ru (C 11 H 19 O 2 ) 3 〉 or Ru-3 <Tris (2,4Octanedionato) -Ru Use Ru (C 8 H 13 O 2 ) 3 〉.

이어서, 포토마스크 및 건식식각 등으로 하부전극(6)을 선택적으로 식각하여 확산방지막(5) 패턴을 둘러싸는 하부전극(6) 패턴을 형성한다.Subsequently, the lower electrode 6 is selectively etched using a photomask, a dry etching, or the like to form a lower electrode 6 pattern surrounding the diffusion barrier 5 pattern.

다음으로, 도3f에 도시한 바와 같이 BST, SrTiO3등과 같은 고유전막(7)을 300 ℃ 내지 750 ℃ 온도에서 100 Å 내지 1000 Å 두께로 형성한다. BST는 300 ℃ 내지 550 ℃ 온도에서 100 Å 내지 1000 Å 두께로 증착하고, 300 ℃ 내지 750 ℃ 온도의 질소와 산소 분위기에서 급속열처리 방법으로 10 초 내지 240초 동안 후속 열처리 공정을 실시한다. 후속 열처리 공정 후 300 ℃ 내지 750 ℃ 온도에서 100 Å 내지 1000 Å 두께의 BST막을 증착하여 2중막 구조를 형성할 수도 있다.Next, as shown in FIG. 3F, a high dielectric film 7 such as BST, SrTiO 3, or the like is formed to have a thickness of 100 kPa to 1000 kPa at a temperature of 300 to 750 캜. BST is deposited to a thickness of 100 kPa to 1000 kPa at a temperature of 300 ° C to 550 ° C, and is subjected to a subsequent heat treatment for 10 seconds to 240 seconds by a rapid heat treatment method in a nitrogen and oxygen atmosphere at a temperature of 300 ° C to 750 ° C. After the subsequent heat treatment process, a BST film having a thickness of 100 mV to 1000 mV may be deposited at a temperature of 300 ° C to 750 ° C to form a double layer structure.

다음으로, 도3g에 도시한 바와 같이 고유전막(7) 상에 상부전극(8)을 형성하여 스택 구조의 캐패시터(stacked capacitor)를 완성한다. 이때, 상부전극(8) 형성을 위하여 화학기상증착법으로 100 Å 내지 1000 Å 두께의 Pt막을 형성한다. 상부전극은 RuO2또는 IrO2로 형성할 수도 있다.Next, as shown in FIG. 3G, the upper electrode 8 is formed on the high-k dielectric film 7 to complete a stacked capacitor. At this time, in order to form the upper electrode 8, a Pt film having a thickness of 100 mV to 1000 mV is formed by chemical vapor deposition. The upper electrode may be formed of RuO 2 or IrO 2 .

이후, 전체 구조를 300 ℃ 내지 750 ℃ 온도의 질소 분위기에서 10분 내지 60 분 동안 관상열처리 한다.Thereafter, the entire structure is subjected to tubular heat treatment for 10 to 60 minutes in a nitrogen atmosphere at a temperature of 300 ℃ to 750 ℃.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 스택 구조의 캐패시터 형성시 식각 어려움 없이 원하는 높이의 스토리지 노드를 형성할 수 있으므로 스토리지 노드의 유효면적을 증가시킬 수 있고, 금속 및 산소 확산방지막과 BST 등의 고유전막이 집적 접촉되는 것을 방지할 수 있다. 이에 따라, 고유전막 증착시 확산방지막이 산소분위기에 노출되는 것을 억제할 수 있고, 산소 확산을 방지할 수 있어 캐패시터의 전기적 특성을 개선할 수 있다.The present invention made as described above can form a storage node having a desired height without etching difficulty when forming a capacitor in a stack structure, thereby increasing the effective area of the storage node, and integrating metal and oxygen diffusion barrier films and high dielectric films such as BST. Contact can be prevented. As a result, the diffusion barrier layer may be prevented from being exposed to the oxygen atmosphere during the deposition of the high dielectric film, and the diffusion of oxygen may be prevented, thereby improving the electrical characteristics of the capacitor.

Claims (5)

반도체 메모리 소자의 캐패시터 형성 방법에 있어서,In the method of forming a capacitor of a semiconductor memory device, 반도체 기판 상부에 형성된 층간절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 제1 단계;Selectively etching the interlayer insulating layer formed on the semiconductor substrate to form a contact hole exposing the semiconductor substrate; 상기 반도체 기판과 접하며 상기 콘택홀의 일부를 채우는 플러그를 형성하는 제2 단계;Forming a plug in contact with the semiconductor substrate and filling a portion of the contact hole; 상기 제2 단계가 완료된 전체 구조 상에 확산방지막을 형성하는 제3 단계;A third step of forming a diffusion barrier on the entire structure of the second step; 상기 확산방지막을 선택적으로 식각하여 그 하부가 상기 콘택홀 내에 형성되어 상기 플러그와 접하는 확산방지막 패턴을 형성하는 제4 단계;Selectively etching the diffusion barrier layer to form a diffusion barrier pattern in a lower portion of the diffusion barrier layer in contact with the plug; 상기 확산방지막 패턴 상부 및 측벽을 덮는 하부전극을 형성하는 제5 단계; 및A fifth step of forming a lower electrode covering upper and sidewalls of the diffusion barrier pattern; And 상기 하부전극 상에 유전막 및 상부전극을 형성하는 제6 단계A sixth step of forming a dielectric layer and an upper electrode on the lower electrode 를 포함하는 반도체 메모리 소자의 캐패시터 형성 방법.Capacitor formation method of a semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 플러그는,The plug, 상기 반도체 기판과 접하는 다결정 실리콘막 및 상기 다결정 실리콘막에 형성된 실리사이드 접착막으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성 방법.And a silicide adhesive film formed on the polycrystalline silicon film and the polycrystalline silicon film in contact with the semiconductor substrate. 제 2 항에 있어서,The method of claim 2, 상기 유전막을,The dielectric layer, SrTiO3또는 (Ba, Sr)TiO3로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성 방법.A method of forming a capacitor of a semiconductor memory device, characterized in that formed of SrTiO 3 or (Ba, Sr) TiO 3 . 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제3 단계에서,In the third step, 스퍼터링 또는 화학기상증착법으로 확산방지막을 이룰 TiAlN막, TaN막, TiN막 또는 TiSiN막을 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성 방법.A method of forming a capacitor of a semiconductor memory device, comprising forming a TiAlN film, a TaN film, a TiN film, or a TiSiN film to form a diffusion barrier film by sputtering or chemical vapor deposition. 제 4 항에 있어서,The method of claim 4, wherein 상기 하부전극을 Pt, Ru 또는 Ir으로 형성하고,The lower electrode is formed of Pt, Ru or Ir, 상기 상부전극을 Pt, RuO2또는 IrO2으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 형성 방법.And the upper electrode is formed of Pt, RuO 2 or IrO 2 .
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