KR20010010638A - 소신호 선형성 향상을 위한 알에프용 차동증폭단 회로 - Google Patents

소신호 선형성 향상을 위한 알에프용 차동증폭단 회로 Download PDF

Info

Publication number
KR20010010638A
KR20010010638A KR1019990029627A KR19990029627A KR20010010638A KR 20010010638 A KR20010010638 A KR 20010010638A KR 1019990029627 A KR1019990029627 A KR 1019990029627A KR 19990029627 A KR19990029627 A KR 19990029627A KR 20010010638 A KR20010010638 A KR 20010010638A
Authority
KR
South Korea
Prior art keywords
signal
differential
fets
linearity
amplification
Prior art date
Application number
KR1019990029627A
Other languages
English (en)
Other versions
KR100394275B1 (ko
Inventor
김충환
김천수
유현규
박민
김대용
Original Assignee
정선종
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정선종, 한국전자통신연구원 filed Critical 정선종
Priority to KR10-1999-0029627A priority Critical patent/KR100394275B1/ko
Publication of KR20010010638A publication Critical patent/KR20010010638A/ko
Application granted granted Critical
Publication of KR100394275B1 publication Critical patent/KR100394275B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09B—EDUCATIONAL OR DEMONSTRATION APPLIANCES; APPLIANCES FOR TEACHING, OR COMMUNICATING WITH, THE BLIND, DEAF OR MUTE; MODELS; PLANETARIA; GLOBES; MAPS; DIAGRAMS
    • G09B19/00—Teaching not covered by other main groups of this subclass
    • G09B19/10—Modelling
    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63H—TOYS, e.g. TOPS, DOLLS, HOOPS OR BUILDING BLOCKS
    • A63H23/00—Toy boats; Floating toys; Other aquatic toy devices
    • A63H23/005—Toy boats; Floating toys; Other aquatic toy devices made of parts to be assembled
    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63H—TOYS, e.g. TOPS, DOLLS, HOOPS OR BUILDING BLOCKS
    • A63H23/00—Toy boats; Floating toys; Other aquatic toy devices
    • A63H23/02—Boats; Sailing boats

Landscapes

  • Engineering & Computer Science (AREA)
  • Business, Economics & Management (AREA)
  • Entrepreneurship & Innovation (AREA)
  • Physics & Mathematics (AREA)
  • Educational Administration (AREA)
  • Educational Technology (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Ocean & Marine Engineering (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 CDMA 방식 전력증폭기회로에서의 선형성을 높이기 위한 회로에 관한 것으로서, 특히 소신호 선형성 향상을 위한 RF용 차동증폭 회로에 관한 것이다. 이러한 본 발명의 회로는, 외부로부터의 직류 게이트 전압(VGG1)으로 입력신호를 정상 동작점에서 차동 증폭시켜 출력하는 신호 증폭용 차동증폭부(10), 차동증폭부 (10)의 출력단에 병렬로 연결되고, 그 차동 증폭부(10)의 3차 비선형성에 의해 생성 된 3차 왜곡신호를 상쇄시키기 위해 그 차동 증폭부(10)의 동작전압 이하에서 동작 점이 조절되도록 외부로부터의 직류 게이트 전압(VGG2)으로 입력신호를 비선형 차동증폭하여 3차 왜곡신호로서 생성하는 3차 왜곡신호 발생용 차동증폭부(20), 신호 증폭용 차동증폭부(10)와 3차 왜곡신호 발생용 차동증폭부(20)에 인가 되는 각 직류 게이트 전압을 다르게 인가하여서 직류 전원과의 절연을 하기 위해 절연부 (30)로 구성된다. 상기에서 각 차동증폭부에는 FET(M1,M2,M3,M4)가 사용된다. 본 발명은 FET에서 드레인 전류에 대한 게이트 전압의 3차 미분값 (g3)의 크기가 작을수록 3차 왜곡신호의 선형성이 향상되며 전류 소모가 작을 때(신호의 선형 이득이 작을 때) g3의 크기가 크게되고 전류 소모가 많을 때(신호의 선형 이득이 클 때) g3의 크기가 작게되는 FET의 특성을 이용하여 3차 왜곡신호의 선형성(IP3 : third-order intermodulation)을 향상시키도록 하는 회로를 제공한다.

Description

소신호 선형성 향상을 위한 알에프용 차동증폭단 회로{RF differential circuit for improving small-signal linearity}
본 발명은 CDMA 방식 전력증폭기회로에서의 선형성을 높이기 위한 회로에 관한 것으로서, 특히 소신호 선형성 향상을 위한 RF용 차동증폭단 회로에 관한 것이다.
현재 폭발적으로 증가하는 통신 수요를 수용하기 위하여 기존의 방법보다 대용량의 통신 방법이 필요하게 되었고, 그 결과로서 기존의 아날로그 방식에 비하여 많은 사용자를 수용할 수 있는 디지털 방식이 발명되었다.
이러한 디지털 방식은 TDMA (Time Division Multiple Access)와 CDMA (Code Division Multiple Access) 방식이 있으며, 특히 CDMA 방식은 수용 용량이 최대라는 점에서 장점이 있다. 보통 선형성은 가장 큰 전력을 증폭하여야 하는 전력증폭기 회로에서의 선형성이 가장 큰 문제점이므로 전력증폭기 회로의 선형성 을 높이는 것이 주 관심사이다.
그러나, CDMA 방식에서는 확산 스펙트럼을 사용하므로 같은 채널 주파수 내에서 여러명의 사용자가 통화를 하기 때문에 타 방식에 비하여 전력증폭기회로 뿐만이 아니라, 여타의 하드웨어에서도 선형성이 더욱 요구 된다. CDMA 수신단 에서는 CDMA 단말기 규격인 IS-95에 따르면 안테나에 입력되는 최대전력이 -25dBm이므로 수신단 회로의 소신호 선형성이 중요한 규격이 된다.
이에 따라, 종래기술에서는 소신호 선형성을 높이기 위해서 다음과 같은 방법이 제시되었다. 이를 도 1 내지 도 3을 참조로 하여 설명한다.
먼저, 시스템 레벨에서 증폭기의 선형성을 높이는 방법은 여러 가지가 있으며 선행왜곡(predistortion)[T. Nojima et al., "Cuber predistortion linearizer for relay equipment in 800 MHz band land mobile telephone system", IEEE Trans. Veh., vol. VT-34, no. 4, Nov.1985, pp.169-177. ]방법은, 3차의 왜곡 신호를 사전에 생성하여 위상과 크기를 적당히 조절하여 선행왜곡이 없을 경우에 생성되는 3차 왜곡 신호와 상쇄되도록 하는 방법이다.
이에 따른 종래기술의 제 1 실시예로서, 도 1은 선형성을 개선하기 위하여 선행왜곡 방법을 이용한 회로도를 나타낸다.
도 1을 참조하여, 선행왜곡 신호와 기존신호의 전달 경로를 다르게 하기 위한 분배기(divider)(1)와 두 신호를 합하기 위한 합산기(combiner)(5)가 입, 출력단에 필요하다. 그리고 선행왜곡 신호의 경로에는 3차 왜곡신호의 발생기(3-rd order distortion generator)(2)와 신호 결합 후에 3차 왜곡 신호의 크기가 같고 위상이 반전되어 왜곡 신호간의 상쇄가 일어나도록 신호의 크기를 조절하는 신호 감쇄기(attenuator)(3), 위상을 조절하는 위상 이동기(phase shifter)(4)로 이루어져 있다.
도 2는 종래기술의 제 2 실시예로서, 선형성을 개선하기 위하여 피드-포워드 -상쇄(feed-forward-cancellation )방법을 이용한 회로[R.D.Stewart et al., "Feedforward linearization of 950 MHz amplifiers", IEE Proceedings, vol.135, no.5, Oct.1988, pp.347-350.]도를 나타낸다.
도 2를 참조하여, 보조증폭기의 입력단에서 보면 입력단의 선형적인 신호가 커플러(6)를 통하여 분기되고 위상이동기(7)와 커플러(11)를 통하여 보조 증폭기 (9)의 입력단으로 신호가 전달되고 주 증폭기(10)에서 증폭된 출력 신호는 커플러 (8), 신호감쇄기(12)와 커플러(8)를 통하여 보조 증폭기(9)의 입력단으로 신호가 전달되는 두 가지 경로가 있다. 이때, 신호 감쇄기(12)와 위상이동기(7)를 조절하여 본래의 신호를 상쇄하게 되며 보조증폭기(8)는 3차 왜곡신호 만을 증폭하게 된다. 보조증폭기를 통하여 출력되는 3차 왜곡신호는 커플러(14)를 통하여 주 증폭기(10) 신호와 결합되며 보조증폭기의 증폭도와 위상이동기(7)의 위상을 조절하면 3차 왜곡신호의 상쇄가 일어나서 선형성을 증가시키는 방법이다.
도 3은 종래기술의 제 3 실시예로서, 선형성을 개선하기 위하여 데카르트 -피드백(Cartesian-feedback )방법을 이용한 회로[M. Minowa et al., "Backoff improvement of an 800MHz GaAs FET amplifier for a QPSK transmitter using an adaptive nonlinear distortion canceller", in 40th Veh Tech. Conf., 1990, pp. 542-546.]를 나타낸다.
도 3을 참조하여, 주 증폭기(15)에서 출력된 신호를 커플러(16)를 통하여 보조 증폭기(17), 커플러(18), 위상 이동기(19)를 통하여 입력단으로 궤환(feedback) 한다. 이때, 위상 이동기(19)에 의해 위상을 조절함으로써, 3차 왜곡신호의 상쇄를 목적으로 한 회로이다.
이상과 같은 종래기술의 회로들은 선형성을 개선하는 데는 효과가 있지만 상기 도 1 내지 도 3에서 예시한 것처럼 회로가 대단히 복잡할 수 있고, 그 결과 회로의 크기가 커지므로 단말기용으로는 적합하지 않은 기법이다.
또 다른 종래기술의 방법으로서, 트랜지스터-레벨의 회로 기법은, 공통-소오스단의 FET와 공통-게이트단의 FET에 대하여 입력신호에 대한 출력신호의 위상 변화가 서로 반대가 되는 점을 이용하여 케스코우드(cascode) 증폭기에서 위상 왜곡을 상쇄하는 기법[H.Hayashi et al., "A self phase distortion compensation technique for linear power amplifiers", in 1994 Asia Pacific Microwave Conf., 1994, pp.555-558.]이 있으나, 산란계수 S21의 위상변화는 대신호에서 일어나는 현상이므로 전력 증폭기에 적용되는 방법이다.
또한, 타나카 등은 FET의 비선형 특성에 가장 큰 영향을 미치는 트랜스 콘덕턴스의 3차 왜곡신호 성분이 포화영역(saturation region)과 선형영역(triode region)에서 부호가 다른 특성을 이용하여 두개의 동작영역에서 동작하도록 바이어스를 잡은 두개의 FET를 병렬로 연결시켜서 출력단에서의 3차 왜곡 신호의 상쇄가 이루어 지도록 한 기법을 사용하였다[참고문헌, S. Tanaka et al., "A linearization technique for CMOS RF power amplifiers", in Symp. On VLSI Circuits Digest, 1997, pp.93-94.]. 그러나 선형영역에서의 트랜스콘덕턴스의 3차 왜곡신호 성분이 포화영역(saturation region)과 선형영역(triode region)에서 부호가 다르다고 하는 것은 FET의 일반적인 특성이 아니므로[참고문헌, S.A.Mass et al., "Modeling MESFET's for intermodulation analysis of mixers and amplifiers", IEEE Trans. Micro. Tech., vol. 38, Dec.1990, pp.1964-1971.] 특수한 경우에만 적용 될 수 있는 방법이다.
이와 같이 종래의 방법은 대부분 구현할 회로의 난이도나 크기 및 전력 소모에 둔감한 기지국용 전력소자에 국한되거나 단말기용의 소형 및 저전력, 고효율의 방법이라도 대신호 동작에 효과가 있는 방법이므로 직접 적용될 수 없는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 CDMA 방식에서 소신호 증폭기회로에서의 선형성을 높이기 위한 회로로서, 보다 구체적으로는 소신호 선형성 향상을 위한 RF용 차동증폭단 회로를 제공한다.
이러한 본 발명은 FET의 게이트 전압에 따른 비선형 특성의 차이를 이용하여 소형, 저전력 및 고효율의 단말기 특성을 유지하면서 소신호 또는 중간신호(medium power)에서 동작하는 IC의 선형성을 높이는데에 그 목적이 있다.
본 발명에서는 FET에서 드레인 전류에 대한 게이트 전압의 3차 미분값(g3)의 크기가 작을수록 3차 왜곡 신호의 선형성이 향상되며 전류 소모가 작을 때(신호의 선형 이득 g1이 작을 때) g3의 크기가 크고 전류 소모가 많을 때(신호의 선형 이득 g1이 클 때) g3의 크기가 작은 FET의 특성을 이용한다.
이에 따른 본 발명의 차동증폭회로의 바람직한 일 실시예는, 외부로부터의 제 1 구동전원으로 입력신호를 정상 동작점에서 차동 증폭시켜 출력하는 신호 증폭용 차동증폭수단, 상기 차동증폭수단의 출력단에 병렬로 연결되고, 상기 차동 증폭수단의 3차 비선형성에 의해 생성된 3차 왜곡신호를 상쇄시키기 위해 상기 차동 증폭수단의 동작전압 이하에서 동작점이 조절되도록 외부로부터의 제 2 구동전원으로 상기 입력신호를 비선형 차동 증폭하여 3차 왜곡신호로서 생성하는 3차 왜곡신호 발생용 차동증폭수단, 및 상기 신호 증폭용 차동증폭수단과 3차 왜곡신호 발생용 차동증폭수단에 인가되는 상기 각 구동전원을 다르게 인가하여서 직류 전원과의 절연을 하기 위한 절연수단으로 구성된 것을 특징으로 한다.
상기 신호 증폭용 차동증폭수단의 바람직한 예로는, 소오스가 공유되고, 드레인이 출력단자에 연결되고, 상기 제 1 구동전원이 게이트에 인가되는 제 1 및 제 2 FET와, 상기 FET들의 소오스에 연결되어 차동 모드로 동작하기 위한 제 1 전류싱크로 구성되어 있다.
또한, 3차 왜곡신호 발생용 차동증폭수단의 바람직한 예로는, 상기 제 1 및 제 2 FET의 각 드레인에 드레인이 각기 연결되고, 소오스가 공유되고, 상기 제 2 구동전원이 인가되는 제 3 및 제 4 FET로 구성된다.
본 발명의 바람직한 다른 실시예는, 상기 제 3 및 제 4 FET의 소오스에 연결되어 차동 모드로 동작하기 위한 제 2 전류 싱크를 더 포함하여 구성한다.
그리고 여기서, 절연수단은, 두 개의 캐패시터(C1, C2)로 구성된다.
이러한 본 발명은, 통신신호를 정상적으로 증폭하기위한 FET에 g3의 3차 왜곡신호가 크도록(따라서 부가적인 전류 소모가 적은) 동작점을 잡은 1개 이상의 능동 소자와 궤환회로 이루어진 회로를 신호 증폭용 FET에 입력단만 공유하게 하여 부가된 회로에서 궤환된 3차 왜곡신호가 신호 증폭용 FET에 입력되고 증폭되어 본래의 통신신호의 입력 신호가 FET의 비선형성에 의하여 생성된 3차 왜곡 신호를 크기가 같고 위상이 반대가 되는 조건으로 상쇄하여 선형성(IP3 : third-order intercept point)을 향상시킬 수 있는 것이다.
도 1은 종래기술의 제 1 예로서 선행왜곡 방법을 이용한 선형성 개선 회로도,
도 2는 종래기술의 제 2 예로서 피드-포워드-상쇄 방법을 이용한 선형성 개선 회로도,
도 3은 종래기술의 제 3 예로서 데카르트-피드백 방법을 이용한 선형성 개선 회로도,
도 4a는 공통-소오스 FET 회로,
도 4b는 도 4a에 대한 전류-전압 특성과 전류-전압의 3차까지의 왜곡 계수 특성도,
도 5는 본 발명의 제 1 실시예에 따른 RF용 차동증폭단 회로도,
도 6은 본 발명의 제 2 실시예에 따른 RF용 차동증폭단 회로도,
도 7은 본 발명의 실행 예로서, 도 4a에 비하여 도 6의 회로의 소신호 선형성 (output third-order intercept point) 개선을 비교한 모사 결과.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 신호 증폭용 차동증폭부
20 : 3차 왜곡신호 발생용 차동증폭부
30 : 절연부
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
본 발명은 궤환을 사용하여 소형, 저전력 및 고효율의 단말기 요구를 유지하면서 소신호 또는 중간신호 (medium power) 에서 동작하는 집적회로의 선형성을 높이기 위하여 트랜지스터 수준의 RF용 차동증폭회로를 제공한다.
먼저, 도 4a의 공통-소오스단의 FET에 대하여 3차까지의 비선형을 고려한 2-D Macaurin series로 표현된 입력 전압-출력 전류 특성은 아래 수학식 1과 같다[G. Passiopoulos et al., "Effects of bias and load on MESFET nonlinear characteristics", IEE Electronic Lett., vol.32, no.8, 1996, pp.741-743.].
상기 수학식 1에서 g1, g2, g3는 트랜스콘덕턴스의 비선형, gds1, gds2, gds3는 출력 콘덕턴스의 비선형, m11, m12, m21은 전개의 신호 혼합의 편미분과 관계된 입-출력의 혼합신호를 각각 나타낸다. 그리고 수학식 1의 모든 계수는 바이어스에 강하게 의존한다. 동작 주파수는 캐패시턴스의 비선형성의 영향이 크지 않을 만큼 낮으며 입력주파수가 각각ω1, ω2인 2개의 입력 톤 신호의 크기가 같다고 하면, 출력단에서의 전류의 3차 왜곡 신호는 전압이득 (Av)의 지수전개(polynomial)에 비례한다.
Av= g1·RLeff
위에서, 상기 수학식 2의 항 중에서 포화영역에서는 출력 콘덕턴스의 3차 비선형 성분인 gds3를 무시 할 수 있으며 저전력형 집적회로에서는 소비전류를 작게 하기 위하여 게이트 전압이 높지 않아야 하므로 전압이득이 크지 않기 때문에 출력단에서의 전류의 3차 왜곡 신호는 g3의 크기에 의하여 주로 결정되게 된다.
그리고, 도 4b에서 보듯이 문턱전압(Vth) 이상에서는 g3의 크기는 게이트 전압이 커질수록 작아지므로 선형성이 증가함을 알 수 있으나 저소비 전력형 집적회로에서는 전원전압과 사용할 수 있는 전류의 양이 전지의 용량에 의하여 제한되며, RF용 집적회로에서는 집적소자에 의한 정합도 가능하여야 하므로 FET의 최소 크기와 게이트에 부가할 수 있는 전압의 최대 크기가 제한되어 선형성을 무제한으로 향상 시킬 수는 없다. 또한 가장 중요한 점은 IP3가 g1/g3의 크기의 제곱에 비례하므로 IP를 최대화 하기 위해서는 g3의 크기를 최소화 하는 것 뿐만이 아니라, 그 때 g1의 값도 크기가 심각하게 줄어들어서는 안된다는 점이다.
위의 관점에서 도 4를 살펴보면, 게이트-소오스 전압 Vgs가 커지면 g1과 g3의 비 즉, g1/g3의 크기가 커지며, 반대로 Vgs가 작아지면 g3가 제로가 되는 근처를 제외하고는 g1과 g3의 비 g1/g3의 크기가 작아지는 것을 알 수 있다.
따라서 Vgs가 작은 곳에서는 g3값이 크고 g1의 값이 작으므로 보통 FET 증폭기의 동작때 보다 기본 신호(ω1, ω2) 증폭 능력은 거의 없고, 상대적으로 3차 왜곡 신호(2ω1-ω2, 2ω2-ω1)가 크게 발생하므로 그 영역에서 동작하는 FET를 사용하여 일종의 신호의 왜곡 발생기를 만들 수 있다.
왜곡 발생기를 만들 경우에 도 4에 나타낸 것처럼 g3의 부호에 의하여 게이트-소오스 전압 Vgs의 두 가지 영역(ΔV3-1, ΔV3-2)으로 나눌수 있다. ΔV3-1의 영역을 이용하는 경우에는 게이트-소오스 전압이 문턱전압(Vth)이하이므로 전류소모가 없으며 g3의 부호가 양이므로 증폭단으로 쓰인 정상 동작점(normal operation point)에서 동작하는 FET에 대하여 출력단에서의 g3의 부호가 반대이므로 같은 입력신호에 대하여 출력전류를 공유하게 되면 3차 왜곡 신호가 상쇄되므로 게이트와 드레인을 각각 공유하게 하는 병렬연결로 사용할 수 있다. ΔV3-2에 비하여 전압 영역이 좁으므로 3차 왜곡신호의 상쇄효과가 왜곡 발생기로 사용되는 FET의 직류 바이어스 조건에 민감할 수 있다는 단점이 있다.
상기 ΔV3-2의 영역을 이용하는 경우에는 게이트-소오스 전압이 문턱전압Vth 근처이므로 전류소모가 작으며 g3의 부호가 음이어서 증폭단으로 쓰인 정상 동작점 에서 동작하는 FET에 대하여 g3의 부호가 같으므로 같은 입력신호에 대하여 왜곡 발생기 신호를 부가적으로 180도 위상 변화를 한 다음에 출력전류를 공유하여야 3차 왜곡 신호가 상쇄되므로 180 도 위상 변환기가 필요하게 된다. 단일 입력신호에 대하여 위상이 180 도 다른 두개의 출력이 필요하며, 실제로 신호의 증폭을 하여야 한다는 조건으로부터 아래와 같은 회로를 제시한다.
도 5는 소신호 선형성을 개선하기 위한 본 발명의 제 1 실시예에 따른 회로도이다.
그 구성을 살펴보면, 외부로부터의 제 1 직류 게이트 전압(VGG1)으로 입력신호(In)를 정상 동작점에서 차동 증폭시켜 출력하는 신호 증폭용 차동증폭부(10)와, 상기 차동증폭부(10)의 출력단에 병렬로 연결되고, 그 차동 증폭부(10)의 3차 비선형성에 의해 생성된 3차 왜곡신호를 상쇄시키기 위해 차동 증폭부(10)의 동작전압 이하에서 동작점이 조절되도록 외부로부터의 제 2 직류 게이트 전압(VGG2)으로 입력신호를 비선형 차동 증폭하여 3차 왜곡신호로서 생성하는 3차 왜곡신호 발생용 차동증폭부(20)와, 그리고 신호 증폭용 차동증폭부(10)와 3차 왜곡신호 발생용 차동증폭부(20)에 인가되는 각 VGG1, VGG2을 다르게 인가하여서 직류 전류/전압과의 절연을 하기 위한 절연부(30)으로 구성되어 있다.
상기 신호 증폭용 차동증폭부(10)는, 소오스가 공유되고, 드레인이 출력단자 (Out -, Out +)에 연결되고, 상기 VGG1 이 분압저항(R1, R2)에 의해 분압되어 게이트에 인가되는 제 1 및 제 2 FET(M1, M2)와, 그 제 1 및 제 2 FET(M1, M2)의 각 소오스에 연결되어 차동 모드로 동작하기 위한 제 1 전류싱크(I 1)로 구성되어 있다.
그리고 3차 왜곡신호 발생용 차동증폭부(20)는, 제 1 및 제 2 FET(M1, M2) 의 각 드레인에 드레인이 각기 연결되고, 소오스가 공유되고, 상기 VGG2가 분압 저항(R3, R4)에 의해 분압되어 인가되는 제 3 및 제 4 FET(M3, M4)와, 제 3 및 제 4 FET의 소오스에 연결되어 차동 모드(differential mode)로 동작하기 위한 제 2 전류 싱크(I 2)로 구성되어 있다. 여기서, 제 1 FET(M1)의 드레인과 제 3 FET (M3)의 드레인이 연결되고, 제 2 FET(M2)의 드레인과 제 4 FET(M4)의 드레인이 연결되며, 제 1 FET(M1)의 게이트와 제 3 FET(M3)의 게이트가 연결되고, 제 2 FET(M2)의 드레인과 제 4 FET(M4)의 드레인이 연결된다.
그리고, 절연부(30)는, 신호증폭용 차동증폭단(10)과 3차 왜곡신호 발생용 차동 증폭단(20)의 직류 게이트 전압을 다르게 인가하기 위한 직류 전류/전압 절연용의 두개의 캐패시터(C1, C2)로 구성되되, 그 하나의 캐패시터(C1)는 제 1 및 제 4 FET(M1, M4)의 각 게이트에 연결되고, 나머지 캐패시터(C2)는 제 2 및 제 3 FET(M2, M3)의 각 게이트에 연결된다.
이와 같은 구성에 의해 본 발명의 동작을 살펴보면, 제 1 및 제 2 FET(M1, M2), 제 1 전류 싱크(I 1)는 보통의 차동증폭기에서 신호의 차동 신호 입력의 정상적인 증폭을 위하여 정상 동작점에서 동작하도록 하고 부가된 차동 증폭단의 제 3 및 제 4 FET(M3, M4), 제 2 전류 싱크(I 2)는 동작점이 M1, M2, I 2의 동작전압 이하(ΔV3-2영역, 도 4b 참조)에서 동작하도록 조절하여 추가되는 전력소모가 무시할 수 있는 정도이면서 입력된 신호가 비선형 차동 증폭단인 제 3 및 제 4 FET( M3, M4)를 통과하여 생성된 3차 왜곡 신호를 제 1 및 제 2 FET(M1, M2)의 3차 비선형성에 의하여 생성된 3차 왜곡 신호와 상쇄되어 선형성이 개선되도록 크기 및 동작점이 최적화될 수 있다.
도 6은 소신호 선형성을 개선하기 위한 본 발명의 제 2 실시예에 따른 회로도이다.
이 회로는, 상기 도 5의 회로를 간략하게 한 회로로서 도 5의 회로와의 차이점은, 3차 왜곡신호 발생용 차동증폭부(20)의 제 2 전류싱크(I2)를 생략한 도면부호 '50'과, 제 3 및 제 4 FET(M3, M4)의 소오스단을 신호 증폭용 차동증폭부(10)의 제 1 전류싱크(I 1)에 연결한 회로로서, 각 부분의 기능은 도 5와 동일한 회로이므로, 나머지 도면부호 40, 50, 60에 대해서는 생략한다.
또한, 동작 원리도 도 5의 경우와 동일하다. 그 이유는, 제 3 및 제 4 FET (M3, M4)의 드레인 전류가 제 1 및 제 2 FET(M1, M2)의 드레인 전류에 비하여 훨씬 작으므로 제 3 및 제 4 FET(M3, M4)를 추가하여도 A점의 전압이 거의 변하지 않는 점을 이용하여 제 3 및 제 4 FET(M3, M4)의 게이트 전압 VGG2를 조절하여 동작점이 도 5의 제 3 및 제 4 FET(M3, M4)와 같게 되도록 조절한 회로이다. 그 결과, 3차 왜곡 상호변조(intermodulation) 신호의 상쇄를 일으킬 수 있게 된다.
도 7은 본 발명의 실행 예로서 도 4a의 단일 FET에 대하여 도 5, 도 6의 회로의 소신호 선형성(output third-order intercept point, OIP3) 개선을 비교한 모사 결과이다.
도 4a 및 도 4b의 결과는 첫번째의 경우는 신호증폭용 차동증폭부(10, 40) 인 제 1 및 제 2 FET(M1, M2), 제 1 전류싱크(I1)만을 사용하였을 때의 결과이며, 두번째 데이터는 도 6의 회로를 사용하였을때의 결과이다. 그리고 도 7의 두번째 결과는 제 1 및 제 3 FET(M1, M3)의 크기와 동작점이 첫번째의 경우와 같다. 도 7에서 도 6 회로의 개선된 OIP3(도 7b 참조)는 단일 차동 증폭단(FET M1, M2, I1)만 사용할 때와 비교하여 볼 때 개선됨을 알 수 있다.
집적회로에 있어서 선형성을 높이는 일차적인 방법은 능동소자의 성능을 개선하여야만 하며 이는 게이트 길이를 짧게 하든지 하는 높은 기술과 비용 및 노력이 필요하다. 본 발명은 FET의 게이트 전압에 따른 이득과 비선형 특성의 차이를 이용하여 소형, 저전력 및 고효율의 단말기 특성을 유지하면서 소신호 또는 중간신호(medium power)에서 동작하는 IC의 선형성을 높이는 간단한 회로이며 이를 부가적인 큰 노력이나 손실없이 수행하므로 그 효과를 기대할 수 있다.

Claims (7)

  1. 소신호 선형성을 향상시키기 위한 회로에 있어서,
    외부로부터의 제 1 구동전원으로 입력신호를 정상 동작점에서 차동 증폭시켜 출력하는 신호 증폭용 차동증폭수단;
    상기 차동증폭수단의 출력단에 병렬로 연결되고, 상기 차동 증폭수단의 3차 비선형성에 의해 생성된 3차 왜곡신호를 상쇄시키기 위해 상기 차동 증폭수단의 동작전압 이하에서 동작점이 조절되도록 외부로부터의 제 2 구동전원으로 상기 입력신호를 비선형 차동 증폭하여 3차 왜곡신호로서 생성하는 3차 왜곡신호 발생용 차동증폭수단; 및
    상기 신호 증폭용 차동증폭수단과 3차 왜곡신호 발생용 차동증폭수단에 인가되는 상기 각 구동전원을 다르게 인가하여서 직류 전원과의 절연을 하기 위한 절연수단으로 구성된 것을 특징으로 하는 RF용 차동증폭회로.
  2. 제 1 항에 있어서,
    상기 신호 증폭용 차동증폭수단은,
    소오스가 공유되고, 드레인이 출력단자에 연결되고, 상기 제 1 구동전원이 게이트에 인가되는 제 1 및 제 2 FET와;
    상기 FET들의 소오스에 연결되어 차동 모드로 동작하기 위한 제 1 전류싱크로 구성된 것을 특징으로 하는 RF용 차동증폭회로.
  3. 제 2 항에 있어서,
    상기 제 1 구동전원을 제 1 및 제 2 FET의 게이트에 인가하기 위해 분압저항을 사용하는 것을 특징으로 하는 RF용 차동증폭회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 3차 왜곡신호 발생용 차동증폭수단은,
    상기 제 1 및 제 2 FET의 각 드레인에 드레인이 각기 연결되고, 소오스가 공유되고, 상기 제 2 구동전원이 인가되는 제 3 및 제 4 FET로 구성된 것을 특징으로 하는 RF용 차동증폭회로.
  5. 제 4 항에 있어서,
    상기 제 2 구동전원을 제 3 및 제 4 FET의 게이트에 인가하기 위해 분압저항을 사용하는 것을 특징으로 하는 RF용 차동증폭회로.
  6. 제 4 항에 있어서,
    상기 제 3 및 제 4 FET의 소오스에 연결되어 차동 모드로 동작하기 위한 제 2 전류 싱크를 더 포함한 것을 특징으로 하는 RF용 차동증폭회로.
  7. 제 1 항에 있어서,
    상기 절연수단은, 두 개의 캐패시터(C1, C2)로 구성된 것을 특징으로 하는 RF용 차동증폭회로.
KR10-1999-0029627A 1999-07-21 1999-07-21 소신호 선형성 향상을 위한 알에프용 차동증폭단 회로 KR100394275B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1999-0029627A KR100394275B1 (ko) 1999-07-21 1999-07-21 소신호 선형성 향상을 위한 알에프용 차동증폭단 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1999-0029627A KR100394275B1 (ko) 1999-07-21 1999-07-21 소신호 선형성 향상을 위한 알에프용 차동증폭단 회로

Publications (2)

Publication Number Publication Date
KR20010010638A true KR20010010638A (ko) 2001-02-15
KR100394275B1 KR100394275B1 (ko) 2003-08-09

Family

ID=19603461

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-0029627A KR100394275B1 (ko) 1999-07-21 1999-07-21 소신호 선형성 향상을 위한 알에프용 차동증폭단 회로

Country Status (1)

Country Link
KR (1) KR100394275B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100668364B1 (ko) 2004-12-10 2007-01-16 한국전자통신연구원 가변 이득 증폭기

Also Published As

Publication number Publication date
KR100394275B1 (ko) 2003-08-09

Similar Documents

Publication Publication Date Title
Kim et al. A new linearization technique for MOSFET RF amplifier using multiple gated transistors
KR100296146B1 (ko) 소신호선형화장치
US8487706B2 (en) Stacked linear power amplifier with capacitor feedback and resistor isolation
US6943628B2 (en) Methods and apparatus for substantially reducing nonlinear distortion
US7944298B2 (en) Low noise and low input capacitance differential MDS LNA
EP1620942B1 (en) Rf amplifier employing active load linearization
JP2002043862A (ja) プリディストーション回路
KR20030045851A (ko) 전자 장치를 선형화하는 회로
JP2002359531A (ja) 高周波可変利得増幅装置
KR100281647B1 (ko) 능동소자 발룬을 이용한 소신호 선형성 향상을 위한 알에프 집적회로
US7368993B2 (en) Transconductance circuit with improved linearity
KR20090093352A (ko) 선형성이 향상된 차동 증폭 회로
US8219049B2 (en) Generating a process and temperature tracking bias voltage
KR101766628B1 (ko) 전치 보상기를 갖는 송신기
KR100394275B1 (ko) 소신호 선형성 향상을 위한 알에프용 차동증폭단 회로
US11791777B2 (en) Wideband amplifier linearization techniques
Dardenne et al. Cancellation of third order intermodulation currents in a two-stages amplifier topology
Horiguchi et al. A high efficiency feedforward amplifier with a series diode linearizer for cellular base stations
KR100816368B1 (ko) 선형성 개선 씨모스 인버터
KR100260815B1 (ko) 소신호 선형화 장치
CN114759886B (zh) 一种射频放大电路
KR102449479B1 (ko) 전력 증폭기
Snehalatha et al. A high linearity wideband common-gate LNA with modified differential inductor
JPH07245529A (ja) 低位相歪電力増幅器
Raihan et al. A 2.4 GHz gain-boosted CMOS amplifier using multibias points for improved linearization

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150629

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20160628

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20170627

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180627

Year of fee payment: 16

EXPY Expiration of term