KR20010009890A - 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조 - Google Patents

Abstract

본 발명은 반도체 메모리소자의 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조에 관한 것으로, 특히 고속제품 설계시 클럭신호 입력에 대한 입·출력핀별 캐패시턴스차를 최소화하여 상호 매칭시킴으로써, 핀별 신호 스큐발생을 제거하고 이로인한 오동작을 방지하여 메모리소자의 신뢰성을 크게 향상시키도록 한 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조를 제공하는 기술에 관한 것이다.

Description

입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조{Structure of the memory chip for matching input pin capacitance with output pin capacitance}

본 발명은 반도체 메모리소자의 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조에 관한 것으로, 보다 상세하게는 고속제품 설계시 클럭핀에 대한 입·출력핀별 캐패시턴스차를 최소화하여 상호 매칭시키므로써, 핀별 신호 스큐발생을 제거하고 이로인한 오동작을 방지하여 메모리소자의 신뢰성을 향상시킨 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조에 관한 것이다.

일반적으로, 반도체 메모리 칩은 각 핀별로 입·출력 패드부에 대해 각기 다른 내부 회로구성를 갖고 이루어지기 때문에, 외부입력 클럭신호에 대한 입·출력핀간 캐패시턴스차가 발생하게 되면서 시스템 동작상 입력신호가 갖는 데이타값과 다른 값으로 소자내부에 전달되는 일이 빈번히 발생하게 된다.

이에따라, 시스템 내부 동작상 데이타값이 오인되면서 오동작을 일으키는 원인으로 작용하게 되는데, 이와 같은 현상은 고속동작에서 보다 심화되면서 고속동작 제품에서의 핀별 신호들간 스큐발생을 일으키는 원인으로 작용하게 된다.

도 1a 는 종래의 메모리칩 구조에 따른 출력 패드부의 내부 회로 구성도를 도시한 것으로, 출력핀(1)과 출력 버퍼링부(10) 사이의 정전기 방지 회로부(12)와, 상기 정전기 방지 회로부(12)내 입력핀과의 연결노드(N1)에 접속되어 데이타 출력을 제어하는 출력 구동부(20)를 구비한다.

상기 구성에 의해, 출력 패드부 회로는 출력 버퍼링부(10) 및 출력 구동부(20) 회로 모두를 핀 캐패시턴스성분으로 갖게 된다.

한편, 입력 패드부의 경우는 별도의 출력 구동부 회로를 구비할 필요가 없기 때문에 입력 버퍼링부 회로만을 핀 캐패시턴스 성분으로 갖게 되는데, 이러한 입·출력 패드부간의 상이한 구성으로 인해 입·출력핀별 캐패시턴스차가 크게 벌어지면서 후속동작에서 오동작을 일으키는 원인이 된다.

이에 대비해, 종래기술에서는 상기 출력핀 회로부내 출력 구동부(20)에서 이루어지는 캐패시턴스 성분과의 매칭을 위해 도 1b 에 도시된 바와 같이 입력 패드부 회로 구성에 상기 출력 구동부(20)와 동일한 구성을 갖는 더미 회로부(25)를 구비하여 구성하므로써, 상기한 바와 같은 입·출력핀별 캐패시턴스차를 어느 정도 보상하도록 제어하게 된다.

그런데, 도 1b 에 도시된 바와 같이 입력 패드부를 구현함에 있어 출력 패드부와의 캐패시턴스 매칭을 위해 더미 회로부(25)를 사용하게 될 경우, 레이-아웃상 불필요하게 많은 면적을 차지하게 되면서 작은 칩 면적을 요구하는 기술에서는 유용하게 사용되지 못하는 문제점이 발생한다.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 입·출력핀별 캐패시턴스차를 최소화하여 상호 매칭시키므로써, 동작성능을 크게 향상시킴과 동시에 설계면적 부담을 대폭 감소시키도록 한 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명의 일실시예에 의한 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조는 입력핀과,

상기 입력핀에 정전기 방지수단을 통해 연결된 입력 버퍼링부와,

상기 입력핀과 입력 버퍼링부 사이의 연결노드에 각각의 소오스단과 드레인단이 공통접속되며 각각의 게이트단이 접지된 다수의 엔모스 트랜지스터로 구성되어, 출력핀 캐패시턴스와의 매칭수행에 의해 입·출력핀별 캐패시턴스차를 최소화하도록 제어하는 캐패시턴스 매칭 제어부를 구비하는 것을 특징으로 한다.

또한, 본 발명의 제2 실시예에 의한 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조는 입력핀과,

상기 입력핀에 정전기 방지수단을 통해 연결된 입력 버퍼링부와,

상기 입력핀과 입력 버퍼링부 사이의 연결노드에 각각의 게이트단이 접지연결되며 소오스단과 드레인단중 일측단이 상기 입력핀과 입력 버퍼링부 사이의 연결노드에 디자인 룰 그대로 접속되고 나머지 일측단이 플로팅된 상태로 상호 병렬접속된 다수의 엔모스 트랜지스터로 구성되어, 출력핀 캐패시턴스와의 매칭수행에 의해 입·출력핀별 캐패시턴스차를 최소화하도록 제어하는 캐패시턴스 매칭 제어부를 구비하는 것을 특징으로 한다.

도 1a 는 종래의 메모리칩 구조에 따른 출력 패드부의 내부 회로 구성도

도 1b 는 종래의 메모리칩 구조에 따른 입력 패드부의 내부 회로 구성도

도 2 는 본 발명의 제1 실시예에 따른 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조에서의 입력 패드부의 내부 회로 구성도

도 3 은 본 발명의 제2 실시예에 따른 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조에서의 입력 패드부의 내부 회로 구성도

도 4 는 도 3 에 도시된 캐패시턴스 매칭 제어부내 엔모스 트랜지스터의 레이-아웃도

〈 도면의 주요부분에 대한 부호의 설명 〉

1: 출력핀 5: 입력핀

10: 출력 버퍼링부 12: 정전기 방지 회로부

15: 입력 버퍼링부 20: 출력 구동부

25: 더미 회로부 30, 35: 캐패시턴스 매칭 제어부

43: 콘택홀

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2 는 본 발명의 제1 실시예에 따른 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조에서의 입력 패드부의 내부 회로 구성도를 도시한 것으로, 입력핀(5)과 입력 버퍼링부(15) 사이의 연결노드(N3)에 접속되어 출력핀 캐패시턴스 성분과의 매칭을 수행하여 입·출력핀별 캐패시턴스차를 최소화하도록 제어하는 캐패시턴스 매칭 제어부(30)를 구비하여 구성된다.

동 도면의 경우, 상기 캐패시턴스 매칭 제어부(30)는 각각의 소오스단과 드레인단이 상기 입력핀(5)과 입력 버퍼링부(15) 사이의 연결노드(N3)에 공통접속되며, 게이트단이 접지연결된 다수의 엔모스 트랜지스터로 이루어진다.

상기 구성에 의해, 입력핀 입장에서의 핀 캐패시턴스는 기존의 더미패턴 회로부를 구비한 구성에 비해 2배로 증가되기 때문에, 출력핀 캐패시턴스와의 매칭을 위해 요구되는 캐패시턴스 소자로서의 엔모스 트랜지스터의 수를 반으로 줄여 설계할 수 있게 되며, 이로인해 설계면적 부담을 대폭 감소시킬 수 있게 되는 것이다.

도 3 은 본 발명의 제2 실시예에 따른 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조에서의 입력 패드부의 내부 회로 구성도를 도시한 것으로, 도 2 에 도시된 제1 실시예의 구성과 기본 구성을 동일하되, 캐패시턴스 매칭 제어부(35)를 구현함에 있어서 각각의 게이트단이 접지되며 소오스단과 드레인단중 일측단이 상기 입력핀(5)과 입력 버퍼링부(15) 사이의 연결노드(N4)에 디자인 룰(design rule) 그대로 접속되며, 나머지 일측단은 플로팅(floating)상태를 이루며 연결된 다수의 엔모스 트랜지스터를 구비하여 구성되는 차이점이 있다.

도 4 는 도 3 에 도시된 캐패시턴스 매칭 제어부(35)내 엔모스 트랜지스터의 레이-아웃도를 도시한 것으로, 게이트단(42)을 접지단에 연결시키고, 소오스단과 드레인단 중 일측단(41)을 플로팅시켜 구성하므로써, 동 도면에 도시된 바와 같이 플로팅시켜 연결하는 일측단(동 도면의 '41'부분)에서의 콘택홀(43)형성을 위해 요구되는 설계면적 부담을 제거할 수 있게 된다.

따라서, 본 발명의 제2 실시예에 따른 메모리칩 구조에 따르면, 출력핀과의 캐패시턴스 매칭을 위해 요구되는 엔모스 트랜지스터의 수는 동일하더라도, 각 엔모스 트랜지스터당 요구되는 설계면적에서 상기한 바와 같이 일측 콘택홀(43) 형성부분만큼의 설계면적을 감소시켜 구현할 수 있게 되기때문에, 전체적으로 설계면적을 대폭 감소시킬 수 있게 되는 것이다.

이상에서 설명한 바와같이 본 발명에 따른 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조에 의하면, 설계면적 부담을 대폭 감소시키면서 입·출력핀간 캐패시턴스차를 최소화하여 이를 매칭시킬 수 있게 되는 매우 뛰어난 효과가 있다.

또한, 상기한 바와 같이 입·출력핀간의 캐패시턴스 매칭으로 고속동작에서의 입·출력핀별 데이타신호 스큐발생을 방지할 수 있게 되어, 이로 인한 오동작 발생을 막고 제품의 신뢰성을 향상시킬 수 있게 되는 매우 뛰어난 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

1. 입력핀과,

   상기 입력핀에 정전기 방지수단을 통해 연결된 입력 버퍼링부와,

   상기 입력핀과 입력 버퍼링부 사이의 연결노드에 각각의 소오스단과 드레인단이 공통접속되며 각각의 게이트단이 접지된 다수의 엔모스 트랜지스터로 구성되어, 출력핀 캐패시턴스와의 매칭수행에 의해 입·출력핀별 캐패시턴스차를 최소화하도록 제어하는 캐패시턴스 매칭 제어부를 구비하는 것을 특징으로 하는 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조.
2. 입력핀과,

   상기 입력핀에 정전기 방지수단을 통해 연결된 입력 버퍼링부와,

   상기 입력핀과 입력 버퍼링부 사이의 연결노드에 각각의 게이트단이 접지연결되며 소오스단과 드레인단중 일측단이 상기 입력핀과 입력 버퍼링부 사이의 연결노드에 디자인 룰 그대로 접속되고 나머지 일측단이 플로팅된 상태로 상호 병렬접속된 다수의 엔모스 트랜지스터로 구성되어, 출력핀 캐패시턴스와의 매칭수행에 의해 입·출력핀별 캐패시턴스차를 최소화하도록 제어하는 캐패시턴스 매칭 제어부를 구비하는 것을 특징으로 하는 입·출력핀 상호간 캐패시턴스 매칭용 메모리칩 구조.