KR20010004992A - Method of forming a flash memory device - Google Patents
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Abstract
Description
본 발명은 플래쉬 메모리 소자 제조 방법에 관한 것으로, 특히 플로팅 게이트와 콘트롤 게이트로 이루어진 스택 게이트를 형성하는 자기정렬 식각(SAE) 공정을 2단계로 나누어 실시하되, 1차 자기 정렬 식각 공정 후 드레인 영역에 이온 주입을 실시하지 않은 상태에서 어닐링(annealing) 공정을 실시하여 드레인의 측면 확산을 방지하고, 콘트롤 게이트에 스페이서가 형성된 상태에서 2차 자기 정렬 식각 공정을 실시하여 스페이서 부분 만큼 채널 길이를 증가시킬 수 있는 플래쉬 메모리 소자 제조 방법에 관한 것이다.The present invention relates to a method of fabricating a flash memory device, and in particular, a self-aligned etching (SAE) process for forming a stack gate consisting of a floating gate and a control gate is performed in two stages, but is performed in a drain region after the first self-aligned etching process. The annealing process is performed without ion implantation to prevent side diffusion of the drain, and the second self-aligned etching process is performed while the spacer is formed at the control gate to increase the channel length by the spacer portion. The present invention relates to a flash memory device manufacturing method.
기존의 플래쉬 메모리 셀은 공통 소오스 라인(common source line)을 형성하기 위하여 다음과 같은 공정 순서를 따라 제조 되었다.Conventional flash memory cells are manufactured in the following process sequence to form a common source line.
반도체 기판에 필드 산화막을 형성하여 액티브 지역을 확정(define)하고, 터널 산화막 및 제 1 폴리실리콘층을 증착한 후, 패터닝하여 플로팅 게이트의 일부분을 확정한다. 패터닝된 제 1 폴리실리콘층상에 유전체막 및 제 2 폴리실리콘층을 증착한 후, 자기정렬 식각 공정으로 플로팅 게이트와 콘트롤 게이트로 이루어진 스택 게이트를 형성한다. 리옥시데이션(reoxidation) 공정을 실시한 후, 셀 소오스 이온 주입 공정을 실시하여 소오스를 형성하고, 1차 어닐링 공정을 실시한다. 자기정렬 소오스(SAS) 식각 공정을 실시한 후, 2차 어닐링 공정을 실시한다. 셀 소오스/드레인 이온 주입 공정을 실시하여 소오스 라인과 드레인을 형성한다. 주변회로 트랜지스터 지역에 LDD 이온 주입을 실시하고, 스페이서를 형성한 후, 주변회로 소오스/드레인 이온 주입 공정을 실시한다.A field oxide film is formed on the semiconductor substrate to define an active region, deposit a tunnel oxide film and a first polysilicon layer, and then pattern a portion of the floating gate. After depositing a dielectric film and a second polysilicon layer on the patterned first polysilicon layer, a stack gate including a floating gate and a control gate is formed by a self-aligned etching process. After the reoxidation process, a cell source ion implantation process is performed to form a source, and then a first annealing process is performed. After performing a self-aligned source etching process, a second annealing process is performed. A cell source / drain ion implantation process is performed to form source lines and drains. LDD ion implantation is performed in the peripheral circuit transistor region, a spacer is formed, and then a peripheral circuit source / drain ion implantation process is performed.
상기한 공정에서, 셀의 접합부가 형성된 후에 2번의 어닐링 공정이 있음을 알 수 있다. 이 중에서 1차 어닐링 공정은 셀 소오스에 주입된 이온을 측면 확산시켜 자기정렬 소오스 식각시에 소오스 가장자리의 접합부 중첩(junction overlap)을 확보하기 위한 것이다. 그러나, 이 어닐링 공정은 소자를 소형화(shrink)하는데 장애가 된다.In the above process, it can be seen that there are two annealing processes after the junction of the cells is formed. Among them, the primary annealing process is to secure the junction overlap of the source edge during self-aligned source etching by side diffusion of the ions injected into the cell source. However, this annealing process is an obstacle to shrinking the device.
따라서, 상기 어닐링 공정을 생략(skip)하기 위하여 스페이서 형성 후에 자기정렬 소오스 식각 공정을 실시하는 방안이 제시되었는데, 이를 설명하면 다음과 같다.Therefore, in order to skip the annealing process, a method of performing a self-aligned source etching process after spacer formation has been described.
반도체 기판에 필드 산화막을 형성하여 액티브 지역을 확정하고, 터널 산화막 및 제 1 폴리실리콘층을 증착한 후, 패터닝하여 플로팅 게이트의 일부분을 확정한다. 패터닝된 제 1 폴리실리콘층상에 유전체막 및 제 2 폴리실리콘층을 증착한 후, 자기정렬 식각 공정으로 플로팅 게이트와 콘트롤 게이트로 이루어진 스택 게이트를 형성한다. 리옥시데이션(reoxidation) 공정을 실시한 후, 셀 소오스/드레인 이온 주입 공정을 실시하여 소오스 및 드레인을 형성한다. 주변회로 트랜지스터 지역에 LDD 이온 주입을 실시하고, 제 1 스페이서를 형성한다. 자기정렬 소오스(SAS) 식각 공정을 실시하고, 셀 소오스 이온 주입 공정을 실시하여 소오스 라인을 형성하고, 어닐링 공정을 실시한다. 제 2 스페이서를 형성한 후, 주변회로 소오스/드레인 이온 주입 공정을 실시한다.A field oxide film is formed on the semiconductor substrate to determine the active region, the tunnel oxide film and the first polysilicon layer are deposited, and then patterned to determine a portion of the floating gate. After depositing a dielectric film and a second polysilicon layer on the patterned first polysilicon layer, a stack gate including a floating gate and a control gate is formed by a self-aligned etching process. After the reoxidation process, a cell source / drain ion implantation process is performed to form a source and a drain. LDD ion implantation is performed in the peripheral circuit transistor region to form a first spacer. A self-aligned source (SAS) etching process is performed, a cell source ion implantation process is performed to form a source line, and an annealing process is performed. After forming the second spacer, the peripheral circuit source / drain ion implantation process is performed.
상기한 공정에서, 스페이서를 형성한 후에 자기정렬 소오스 식각을 실시하면 자기정렬 소오스 식각시에 생기는 액티브 영역의 가우즈(gouge)에 의한 소오스 중첩(source overlap)의 불균일성을 해결할 수 있으므로 소오스 어닐링 공정을 생략할 수 있다. 그러나 제 1 스페이서 형성 전에 셀의 소오스/드레인 접합부가 형성되어야 하므로 셀 소오스/드레인 이온 주입을 실시해야 한다. 따라서, 자기정렬 소오스 식각 후의 어닐링 공정은 셀의 드레인 접합부가 형성된 후의 공정이므로 셀의 드레인 접합부의 경사(abruptness)를 완화시키고 프로그램 특성을 저하시킨다. 따라서, 이 방법은 자기정렬 소오스 식각시에 발생하는 플라즈마 손상을 완화할 수 없고, 급속 열처리(RTP) 등의 불확실한 방법밖에는 대책이 없다. 급속 열처리로는 플라즈마 손상을 복구하기가 어렵다.In the above process, if the self-aligned source etching is performed after forming the spacer, source unannealing process can be solved because source nonuniformity caused by the gouge of the active region generated during self-aligned source etching can be solved. Can be omitted. However, cell source / drain ion implantation must be performed since the source / drain junction of the cell must be formed before forming the first spacer. Therefore, the annealing process after the self-aligned source etching is a process after the drain junction of the cell is formed, thereby alleviating the abruptness of the drain junction of the cell and lowering the program characteristics. Therefore, this method cannot mitigate plasma damage generated during self-aligned source etching, and there is only countermeasures such as rapid heat treatment (RTP). Rapid heat treatment makes it difficult to repair plasma damage.
한편, 전술한 두 가지 제조 방법 모두 주변회로의 소오스/드레인 이온 주입 공정 후에 어떠한 어닐링 공정도 가할 수 없으므로 주변회로 트랜지스터의 접합부가 충분히 활성화되지 않고, 접합부가 경사져서 HCI 특성이 열악해지는 문제가 있다.On the other hand, since the annealing process cannot be applied after the source / drain ion implantation process of the peripheral circuits in the above-described two manufacturing methods, there is a problem in that the junction of the peripheral circuit transistor is not sufficiently activated and the junction is inclined, resulting in poor HCI characteristics.
따라서, 본 발명은 플로팅 게이트와 콘트롤 게이트로 이루어진 스택 게이트를 형성하는 자기정렬 식각(SAE) 공정을 2단계로 나누어 실시하되, 1차 자기 정렬 식각 공정 후 드레인 영역에 이온 주입을 실시하지 않은 상태에서 어닐링 공정을 실시하여 드레인의 측면 확산을 방지하고, 콘트롤 게이트에 스페이서가 형성된 상태에서 2차 자기 정렬 식각 공정을 실시하여 스페이서 부분 만큼 채널 길이를 증가시킬 수 있는 플래쉬 메모리 소자 제조 방법을 제공함에 그 목적이 있다.Therefore, in the present invention, the self-aligned etching (SAE) process of forming the stack gate including the floating gate and the control gate is divided into two stages, but after the first self-aligned etching process, the ion implantation is not performed in the drain region. To provide a method of manufacturing a flash memory device capable of increasing the channel length by the spacer portion by performing an annealing process to prevent side diffusion of the drain, and performing a secondary self-aligned etching process with a spacer formed in the control gate. There is this.
이러한 목적을 달성하기 위한 본 발명의 플래쉬 메모리 소자 제조 방법은 반도체 기판에 필드 산화막을 형성한 후, 터널 산화막 및 제 1 폴리실리콘층을 증착하고, 상기 제 1 폴리실리콘층을 1차 식각하는 단계; 상기 1차 식각된 제 1 폴리실리콘층상에 유전체막, 제 2 폴리실리콘층 및 마스크 절연막을 순차적으로 증착한 후, 식각 공정으로 제 2 폴리실리콘층으로 된 콘트롤 게이트를 형성하고, 이때 주변회로 지역의 게이트 전극이 형성되는 단계; 상기 주변회로 지역에 LDD 이온 주입 공정을 실시하는 단계; 1차 자기정렬 식각 공정을 실시하여 상기 1차 식각된 제 1 폴리실리콘층의 노출 부분을 제거하고, 이로인하여 소오스쪽의 스택 게이트 부분만 확정되는 단계; 1차 셀 소오스 이온 주입 공정을 실시하여 셀 소오스를 형성한 후, 셀 지역과 주변회로 지역의 식각면에 제 1 스페이서를 형성하는 단계; 자기정렬소오스 식각 공정 및 2차 셀 소오스 이온 주입 공정으로 소오스 라인을 형성한 후, 어닐링 공정을 실시하는 단계; 2차 자기정렬 식각 공정을 실시하여 상기 2차 식각된 제 1 폴리실리콘층의 노출 부분을 제거하고, 이로 인하여 드레인 쪽의 스택 게이트 부분이 확정되어 플로팅 게이트와 콘트롤 게이트로 된 스택 게이트가 완성되는 단계; 셀 소오스/드레인 이온 주입 공정으로 셀 드레인을 형성하는 단계; 및 셀 지역과 주변회로 지역의 상기 제 1 스페이서상에 제 2 스페이서를 형성한 후, 주변회로 소오스/드레인 이온 주입 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of fabricating a flash memory device, after forming a field oxide film on a semiconductor substrate, depositing a tunnel oxide film and a first polysilicon layer, and first etching the first polysilicon layer; After sequentially depositing a dielectric film, a second polysilicon layer, and a mask insulating film on the first etched first polysilicon layer, a control gate of a second polysilicon layer is formed by an etching process. Forming a gate electrode; Performing an LDD ion implantation process in the peripheral circuit area; Performing a first self-aligned etching process to remove the exposed portions of the first etched first polysilicon layer, thereby determining only the stack gate portion on the source side; Forming a cell source by performing a primary cell source ion implantation process, and then forming a first spacer on an etching surface of the cell region and the peripheral circuit region; Forming a source line by a self-aligned source etching process and a secondary cell source ion implantation process, and then performing an annealing process; Performing a second self-aligned etching process to remove the exposed portions of the second etched first polysilicon layer, thereby determining the stack gate portion on the drain side to complete the stack gate consisting of the floating gate and the control gate. ; Forming a cell drain by a cell source / drain ion implantation process; And forming a second spacer on the first spacer in the cell region and the peripheral circuit region, and then performing a peripheral circuit source / drain ion implantation process.
또한, 본 발명의 목적을 달성하기 위한 다른 플래쉬 메모리 소자 제조 방법 반도체 기판에 필드 산화막을 형성한 후, 터널 산화막 및 제 1 폴리실리콘층을 증착하고, 상기 제 1 폴리실리콘층을 1차 식각하는 단계; 상기 1차 식각된 제 1 폴리실리콘층상에 유전체막, 제 2 폴리실리콘층 및 마스크 절연막을 순차적으로 증착한 후, 식각 공정으로 제 2 폴리실리콘층으로 된 콘트롤 게이트를 형성하고, 이때 주변회로 지역의 게이트 전극이 형성되는 단계; 상기 주변회로 지역에 LDD 이온 주입 공정을 실시하는 단계; 1차 자기정렬 식각 공정을 실시하여 상기 1차 식각된 제 1 폴리실리콘층의 노출 부분을 제거하고, 이로인하여 소오스쪽의 스택 게이트 부분만 확정되는 단계; 1차 셀 소오스 이온 주입 공정을 실시하여 셀 소오스를 형성한 후, 셀 지역과 주변회로 지역의 식각면에 스페이서를 형성하는 단계; 자기정렬소오스 식각 공정 및 2차 셀 소오스 이온 주입 공정으로 소오스 라인을 형성하는 단계; 주변회로 소오스/드레인 이온 주입 공정을 실시한 후, 어닐링 공정을 실시하는 단계; 2차 자기정렬 식각 공정을 실시하여 상기 2차 식각된 제 1 폴리실리콘층의 노출 부분을 제거하고, 이로 인하여 드레인 쪽의 스택 게이트 부분이 확정되어 플로팅 게이트와 콘트롤 게이트로 된 스택 게이트가 완성되는 단계; 셀 소오스/드레인 이온 주입 공정으로 셀 드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, another flash memory device manufacturing method for achieving the object of the present invention after forming a field oxide film on a semiconductor substrate, the step of depositing a tunnel oxide film and a first polysilicon layer, and first etching the first polysilicon layer ; After sequentially depositing a dielectric film, a second polysilicon layer, and a mask insulating film on the first etched first polysilicon layer, a control gate of a second polysilicon layer is formed by an etching process. Forming a gate electrode; Performing an LDD ion implantation process in the peripheral circuit area; Performing a first self-aligned etching process to remove the exposed portions of the first etched first polysilicon layer, thereby determining only the stack gate portion on the source side; Forming a cell source by performing a primary cell source ion implantation process, and then forming spacers on an etching surface of the cell region and the peripheral circuit region; Forming a source line by a self-aligned source etching process and a secondary cell source ion implantation process; Performing an annealing process after performing the source / drain ion implantation process of the peripheral circuit; Performing a second self-aligned etching process to remove the exposed portions of the second etched first polysilicon layer, thereby determining the stack gate portion on the drain side to complete the stack gate consisting of the floating gate and the control gate. ; And forming a cell drain by a cell source / drain ion implantation process.
도 1a 내지 도 1e는 본 발명의 실시예에 의한 플래쉬 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도.1A to 1E are cross-sectional views of devices for explaining a method of manufacturing a flash memory device according to an embodiment of the present invention.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
11: 반도체 기판 12: 터널 산화막11: semiconductor substrate 12: tunnel oxide film
13: 제 1 폴리실리콘층 (플로팅 게이트) 14: 유전체막13: first polysilicon layer (floating gate) 14: dielectric film
15: 제 2 폴리실리콘층 (콘트롤 게이트) 16: 마스크 절연막15: second polysilicon layer (control gate) 16: mask insulating film
17: 소오스 (소오스 라인) 18: 제 1 스페이서17: source (source line) 18: first spacer
19: 드레인 20: 제 2 스페이서19: drain 20: second spacer
21, 22, 23: 제 1, 제 2 및 제 3 포토레지스트 패턴21, 22, and 23: first, second and third photoresist patterns
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1e는 본 발명의 실시예에 의한 플래쉬 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도이다.1A to 1E are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(11)에 필드 산화막을 형성하여 액티브 지역을 확정하고, 터널 산화막(12) 및 제 1 폴리실리콘층(13)을 증착한 후, 패터닝하여 플로팅 게이트의 일부분을 확정한다. 패터닝된 제 1 폴리실리콘층(13)상에 유전체막(14), 제 2 폴리실리콘층(15) 및 마스크 절연막(16)을 순차적으로 증착한다. 콘트롤 게이트 마스크를 사용한 식각 공정으로 마스크 절연막(16), 제 2 폴리실리콘층(15) 및 유전체막(14)을 순차적으로 식각하여 콘트롤 게이트(15)를 형성한다. 셀의 드레인이 형성될 부분을 덮는(close) 제 1 포토레지스트 패턴(21)을 형성한다.Referring to FIG. 1A, a field oxide film is formed on a semiconductor substrate 11 to determine an active region, a tunnel oxide film 12 and a first polysilicon layer 13 are deposited, and then patterned to determine a portion of a floating gate. do. The dielectric film 14, the second polysilicon layer 15, and the mask insulating film 16 are sequentially deposited on the patterned first polysilicon layer 13. In the etching process using the control gate mask, the mask insulating layer 16, the second polysilicon layer 15, and the dielectric layer 14 are sequentially etched to form the control gate 15. A first photoresist pattern 21 is formed to close a portion where a drain of the cell is to be formed.
한편, 셀 지역에서 콘트롤 게이트(15) 형성 공정까지 진행될 동안에 주변회로 지역에서는 트랜지스터의 게이트 전극 형성 공정까지 완료된다. 트랜지스터가 LDD구조일 경우 셀 지역에서의 콘트롤 게이트(15) 형성 공정 후에 주변회로 지역에 LDD 이온 주입 공정을 실시한다.On the other hand, the process of forming the gate electrode of the transistor is completed in the peripheral circuit region while the process of forming the control gate 15 is performed in the cell region. When the transistor has an LDD structure, an LDD ion implantation process is performed in the peripheral circuit region after the process of forming the control gate 15 in the cell region.
도 1b를 참조하면, 제 1 포토레지스트 패턴(21) 및 콘트롤 게이트(15)상의 마스크 절연막(16)을 식각 마스크로 한 1차 자기정렬 식각 공정을 실시하여 패터닝된 제 1 폴리실리콘층(13)의 노출 부분을 제거하고, 이로 인하여 소오스 쪽의 스택 게이트 부분만 확정(define)한다. 제 1 포토레지스트 패턴(21)을 제거한 후, 1차 셀 소오스 이온 주입 공정을 실시하여 셀 소오스(17)를 형성한다. 스택 게이트 부분이 확정된 식각면과 이 식각면 반대편의 콘트롤 게이트(15)의 식각면에 제 1 스페이서(18)를 형성한다. 이때, 주변회로 지역의 게이트 전극의 측면에도 제 1 스페이서(18)가 형성된다. 제 1 포토레지스트 패턴(21)과 같이, 셀의 드레인이 형성될 부분을 덮는(close) 제 2 포토레지스트 패턴(22)을 형성한다. 제 2 포토레지스트 패턴(22), 마스크 절연막(16) 및 제 1 스페이서(18)를 식각 마스크로 한 자기정렬소오스(SAS) 식각 공정 후, 2차 셀 소오스 이온 주입 공정으로 소오스 라인(17)을 형성한다.Referring to FIG. 1B, the first polysilicon layer 13 patterned by performing a first self-alignment etching process using the first insulating layer 21 and the mask insulating layer 16 on the control gate 15 as an etching mask is performed. The exposed portion of is removed, thereby only defining the stack gate portion on the source side. After removing the first photoresist pattern 21, the cell source 17 is formed by performing a primary cell source ion implantation process. The first spacers 18 are formed on the etched surface where the stack gate portion is determined and on the etched surface of the control gate 15 opposite to the etched surface. At this time, the first spacer 18 is also formed on the side surface of the gate electrode in the peripheral circuit region. Like the first photoresist pattern 21, a second photoresist pattern 22 is formed to close a portion where a drain of the cell is to be formed. After the self-aligned source (SAS) etching process using the second photoresist pattern 22, the mask insulating layer 16, and the first spacer 18 as an etching mask, the source line 17 is formed by a secondary cell source ion implantation process. Form.
도 1c를 참조하면, 제 2 포토레지스트 패턴(22)을 제거한 후, 식각 손상 및 이온 주입 손상을 복구시키기 위한 어닐링 공정을 실시한다. 셀의 드레인이 형성될 부분이 개방된(open) 제 3 포토레지스트 패턴(23)을 형성한다.Referring to FIG. 1C, after removing the second photoresist pattern 22, an annealing process for recovering etching damage and ion implantation damage is performed. A third photoresist pattern 23 is formed in which a portion of the cell drain is to be opened.
도 1d를 참조하면, 제 3 포토레지스트 패턴(23), 마스크 절연막(16) 및 제 1 스페이서(18)를 식각 마스크로 한 2차 자기정렬 식각 공정을 실시하여 제 1 폴리실리콘층(13)의 노출 부분을 제거하고, 이로 인하여 드레인 쪽의 스택 게이트 부분을 확정(define)하여, 플로팅 게이트(13)와 콘트롤 게이트(15)로 된 스택 게이트를 완성한다. 제 3 포토레지스트 패턴(23)을 제거한 후, 셀 소오스/드레인 이온 주입 공정으로 드레인(19)을 형성한다.Referring to FIG. 1D, a second self-aligned etching process using the third photoresist pattern 23, the mask insulating layer 16, and the first spacer 18 as an etching mask may be performed to form the first polysilicon layer 13. The exposed portion is removed, thereby defining the stack gate portion on the drain side, thereby completing the stack gate composed of the floating gate 13 and the control gate 15. After removing the third photoresist pattern 23, the drain 19 is formed by a cell source / drain ion implantation process.
도 1e를 참조하여, 제 1 스페이서(18)상에 제 2 스페이서(20)를 형성하며, 이때 주변회로 지역의 제 1 스페이서(18)상에도 제 2 스페이서(20)가 형성된다. 제 2 스페이서(20)는 주변회로 지역의 스페이서 폭(spacer width)을 조절(adjust)하기 위한 것이다. 이후, 주변회로 소오스/드레인 이온 주입으로 주변회로 지역에 LDD 구조의 트랜지스터가 완성된다.Referring to FIG. 1E, the second spacer 20 is formed on the first spacer 18, and the second spacer 20 is also formed on the first spacer 18 in the peripheral circuit region. The second spacer 20 is for adjusting the spacer width of the peripheral circuit area. After that, the transistor of the LDD structure is completed in the peripheral circuit region by the peripheral circuit source / drain ion implantation.
상기에서, 제 2 스페이서(20)는 질화물(nitride)로 형성하여 자기정렬 콘택(SAC)으로 사용할 수 있으며, 셀 사이즈(cell size)를 감소시킬 수 있다. 즉, 자기 정렬 콘택을 사용하면 스페이서에 의해 증가하는 셀이 드레인(19) 쪽 채널 길이(channel length)에 의한 콘택과 게이트의 거리에 대한 디자인 룰(design rile)의 감소를 보완할 수 있다.In the above description, the second spacer 20 may be formed of nitride to be used as a self-aligned contact (SAC), and may reduce a cell size. In other words, the self-aligned contact may compensate for the reduction in design rules for the distance between the contact and the gate due to the channel length of the drain 19 cell.
전술한 본 발명의 실시예에서, 1차 자기 정렬 식각 공정 후 드레인 영역에 이온 주입을 실시하지 않은 상태에서 어닐링 공정을 실시하므로 드레인의 측면 확산이 방지되고, 또한 콘트롤 게이트에 스페이서가 형성된 상태에서 2차 자기 정렬 식각 공정을 실시하므로 스페이서 부분 만큼 채널 길이가 증가된다.In the above-described embodiment of the present invention, the annealing process is performed after the first self-aligned etching process without ion implantation in the drain region, thereby preventing side diffusion of the drain, and in the state where the spacer is formed on the control gate. The channel length is increased by the spacer portion by performing a differential self-aligned etching process.
한편, 상기한 실시예와 달리 스페이서를 2단계로 실시하지 않고 한번만 실시하여 플래쉬 메모리 소자를 제조 할 수 있다. 즉, 2차 자기정렬 식각 공정을 실시하기 전에 주변회로 소오스/드레인 이온 주입 공정을 실시하여 주변회로 지역의 LDD 구조의 트랜지스터를 형성하고, 이후 주입된 이온을 활성화하기 위한 어닐링 공정을 진행한다. 이 어닐링 공정은 상기한 실시예에서 2차 셀 소오스 이온 주입 공정 후에 식각 손상 및 이온 주입 손상을 복구시키기 위한 어닐링 공정과 동일한 공정이다. 플래쉬 메모리 셀은 프로그램 특성의 향상 때문에 셀 소오스/드레인 이온 주입 공정을 실시한 후, 어닐링 공정을 진행하는데 한계가 있기 때문에 주변회로 지역의 소오스/드레인 이온 주입 공정후에 어닐링 공정을 진행할 수 없으며, 이로 인하여 주변회로지역의 소오스/드레인 접합부의 활성화가 미흡하여 HCI 특성이 나쁜것이 일반적이며, 또한 이온 주입에 의해서만 접합부가 형성되므로 콘택 식각시 기판 손실(sub loss)에 의한 누설전류 문제가 대두되는데, 이러한 방법으로 플래쉬 메모리 소자를 제조할 경우, 주변회로 소오스/드레인 어닐링을 실시할 수 있고, HCI 특성의 향상과 콘택 식각의 마진을 향상시킬 수 있다.On the other hand, unlike the embodiment described above, the flash memory device may be manufactured by performing the spacer only once without performing the spacer in two stages. In other words, before performing the secondary self-alignment etching process, a peripheral circuit source / drain ion implantation process is performed to form a transistor having an LDD structure in the peripheral circuit region, and then an annealing process for activating the implanted ions is performed. This annealing process is the same process as the annealing process for recovering etching damage and ion implantation damage after the secondary cell source ion implantation process in the above embodiment. Because flash memory cells have limited cell source / drain ion implantation processes due to improved program characteristics, the annealing process cannot proceed, so the annealing process cannot proceed after source / drain ion implantation processes in the peripheral circuit area. In general, the HCI characteristics are poor due to insufficient activation of the source / drain junction in the circuit area, and since the junction is formed only by ion implantation, there is a problem of leakage current due to sub loss during contact etching. In the case of manufacturing a flash memory device, peripheral circuit source / drain annealing can be performed, and HCI characteristics and contact etching margins can be improved.
상술한 바와 같이, 본 발명은 1차 자기 정렬 식각 공정 후 드레인 영역에 이온 주입을 실시하지 않은 상태에서 어닐링 공정을 실시하므로 드레인의 측면 확산이 방지되고, 또한 콘트롤 게이트에 스페이서가 형성된 상태에서 2차 자기 정렬 식각 공정을 실시하므로 스페이서 부분 만큼 채널 길이가 증가되어 쇼트 채널 효과(short channel effect)를 줄일 수 있다. 스페이서를 두 단계로 형성할 경우에는 두 번째 스페이서 물질을 콘택 식각시에 식각하는 물질과 선택비가 큰 물질로 형성하여 자기 정렬 콘택을 형성하기가 용이하며, 스페이서를 한 단계로 형성할 경우에는 셀 소오스/드레인 이온 주입을 시행하지 않고 주변회로 소오스/드레인 어닐링을 실시하므로 HCI 특성과 콘택 식각 마진에 도움이 된다.As described above, in the present invention, the annealing process is performed after the first self-aligned etching process without ion implantation in the drain region, thereby preventing diffusion of the side of the drain and in the state of forming a spacer in the control gate. Since the self-aligned etching process is performed, the channel length is increased by the spacer portion, thereby reducing the short channel effect. In the case of forming the spacer in two steps, it is easy to form the self-aligned contact by forming the second spacer material into the material to be etched at the time of contact etching and the material having a high selectivity, and in the case of forming the spacer in one step, the cell source Peripheral source / drain annealing is performed without the implantation / drain ion implantation, which contributes to HCI characteristics and contact etch margin.
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