KR100215888B1 - A fabrication method of flash memory cell - Google Patents
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Abstract
본 발명은 각각의 셀에 대하여 동일한 동작특성을 갖는 플래쉬 메모리 제조방법을 제공하기 위한 것이다. 이를위한 본 발명의 플래쉬 메모리 제조방법은 반도체기판의 필드영역에는 제 1 절연층을 형성하고 액티브영역에는 플로팅게이트용 제 1 폴리실리콘층을 형성하는 제 1 공정과, 상기 제 1 절연층 및 제 1 폴리실리콘층상에 게이트절연층, 제 2 폴리실리콘층, 제 2 절연층을 차례로 형성한 후 식각하여 캡절연층을 갖는 복수개의 선택게이트를 형성하고 상기 선택게이트의 양측면에 제 1 측벽을 형성하는 제 2 공정과, 제 1 측벽을 마스크로한 식각을 통해 액티브영역에 플로팅게이트를 패터닝하고 상기 적층된 플로팅게이트, 제 1 측벽의 양측면에 제 2 측벽을 형성한 후 이중 일측의 측벽만을 제거하여 기판을 노출시키는 제 3 공정과, 노출된 기판에 비트라인 불순물을 주입하고 확산공정으로 비트라인 불순물영역과 비트라인산화막을 형성한 후 제 2 측벽중 제거된 부분에 제 3 측벽을 형성하고 제거되지 않는 제 2 측벽을 제거한 후 액티브영역에만 컨트롤게이트용 제 4 폴리실리콘층과 제 3 절연층을 적층하는 제 4 공정, 필드영역의 제 3 측벽의 측면과 제 2 측벽이 제거된 부분에 제 4 측벽을 형성하고 상기 필드영역의 비트라인산화막 식각한 후 식각된 비트라인용 불순물영역을 포함한 전면에 제 5 폴리실리콘층을 형성한 후 패터닝하는 제 5 공정을 포함하여 이루어진다.The present invention is to provide a flash memory manufacturing method having the same operating characteristics for each cell. The flash memory fabrication method of the present invention provides a first step of forming a first insulating layer in the field region of the semiconductor substrate and a first polysilicon layer for the floating gate in the active region, and the first insulating layer and the first A gate insulating layer, a second polysilicon layer, and a second insulating layer are sequentially formed on the polysilicon layer and then etched to form a plurality of selection gates having a cap insulation layer, and forming first sidewalls on both sides of the selection gate. Patterning the floating gate in the active region through an etching process using the second process and etching the first sidewall, forming second sidewalls on both sides of the stacked floating gate and the first sidewall, and then removing only one sidewall of the substrate. And exposing the bit line impurities to the exposed substrate and forming the bit line impurity region and the bit line oxide film by the diffusion process. Forming a third sidewall in the removed portion and removing the second sidewall that is not removed, and then stacking the fourth polysilicon layer and the third insulating layer for the control gate only in the active region, the sidewall of the third sidewall of the field region. A fifth process of forming a fourth sidewall on the portion from which the second sidewall is removed, etching the bitline oxide film of the field region, and then forming a fifth polysilicon layer on the entire surface including the etched impurity region It is made, including.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로 특히, 칩(Chip)전체 각 셀에 대한 안정된 특성을 확보하기 위해 셀프-얼라인(Self-align)을 통해 비트라인용 불순물영역(BN+)을 형성하는데 적당하도록 한 플래쉬 메모리의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, in order to secure stable characteristics for each cell of a chip, a bit line impurity region BN + is formed through self-alignment. The present invention relates to a method of manufacturing a flash memory, which is suitable for use.
현재 플래쉬 이이피롬(EEPROM)에 많이 사용되고 있는 셀(Cell)은 ETOXTM와 분리형 게이트(이하, 스플릿-게이트(Split-gate))플래쉬 EEPROM이 있다.Cells that are widely used in flash EPIROM are ETOX TM and a split gate (Split-gate) flash EEPROM.
이하, 종래 플래쉬 메모리 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a conventional flash memory manufacturing method will be described with reference to the accompanying drawings.
도 1a 내지 1b는 종래 ETOXTM플래쉬 EEPROM의 제조방법을 나타낸 공정도이다.Figures 1a to 1b is a process chart showing a method for manufacturing a conventional ETOX TM flash EEPROM.
도 1a에 도시한 바와같이 반도체기판(11)상에 절연막을 사이에 두고 플로팅 게이트(12)를 형성하고 상기 플로팅게이트(12)와 절연막을 사이에 두고 컨트롤게이트(13)를 형성한다.As shown in FIG. 1A, the floating gate 12 is formed on the semiconductor substrate 11 with an insulating film therebetween, and the control gate 13 is formed with the floating gate 12 and the insulating film interposed therebetween.
이어, 상기 컨트롤게이트(13)를 마스크로 이용하여 불순물 이온주입을 통해 상기 플로팅게이트(12)양측의 반도체기판(11)에 비트라인용 불순물영역(BN+)(14)을 형성한다.Next, the impurity regions BN + 14 for bit lines are formed in the semiconductor substrate 11 on both sides of the floating gate 12 by implanting impurity ions using the control gate 13 as a mask.
이와같은 ETOXTM와 플래쉬 EEPROM은 게이트들 즉, 플로팅게이트(12) 및 컨트 롤게이트(13)를 먼저 형성하고 비트라인용 불순물영역(BN+)(14)을 형성하므로 상기 게이트들과 비트라인용 불순물영역(14)과의 미스얼라인(Misalign)의 우려가 없으며 그 결과 동일한 특성의 셀을 제조할 수 있다.Such ETOX ™ and flash EEPROMs first form gates, i.e., floating gates 12 and control gates 13, and then form impurity regions (BN + ) 14 for bit lines. There is no fear of misalignment with the impurity region 14, and as a result, cells having the same characteristics can be manufactured.
하지만 비트라인용 불순물영역(14)에 대한 버티컬 그라운드(Vertical Ground)가 불가능하며 과잉소거후 오동작의 문제가 발생되기 때문에 각 셀을 분리하고 또한 각 셀마다 콘택을 형성하여 셀을 구동시키게 되므로 전체적으로 사이즈가 증가하게 되는 문제가 야기된다.However, since the vertical ground is not possible for the impurity region 14 for the bit line and there is a problem of malfunction after excessive erasing, the cells are separated and each contact is made to each cell to drive the cells. Problem arises.
이에 반해 분리형 게이트 플래쉬 EEPROM은 버티컬 그라운드가 가능하며 과잉소거후 오동작의 우려가 없는 반면에 비트라인용 불순물영역을 먼저 형성한 후 게이트를 형성하기 때문에 게이트와 비트라인용 불순물영역과의 미스얼라인 문제가 야기된다.On the other hand, the separated gate flash EEPROM is capable of vertical grounding and there is no risk of malfunction after over-erasing, whereas the impurity region for the bit line is formed first and then the gate is formed, so there is a misalignment problem between the gate and the bit line impurity region. Is caused.
도 2a 내지 2d는 종래 분리형 게이트 플래쉬 메모리 제조방법을 나타낸 공정도이다.2A to 2D are process diagrams illustrating a conventional method of manufacturing a separate gate flash memory.
도 2a에 도시한 바와같이 반도체기판(21)에 서로 일정간격을 두고 복수개의 비트라인용 불순물영역(22)을 형성한다.As shown in FIG. 2A, a plurality of bit line impurity regions 22 are formed on the semiconductor substrate 21 at predetermined intervals from each other.
이어, 도 2b에 도시한 바와같이 상기 비트라인용 불순물영역(22)이 형성된 반도체기판(21)상에 폴리실리콘층을 형성한 후 선택적으로 제거하여 상기 일 비트라인용 불순물영역(22)과 오버랩되는 플로팅게이트(23)을 형성한다.Subsequently, as shown in FIG. 2B, a polysilicon layer is formed on the semiconductor substrate 21 on which the bit line impurity region 22 is formed, and then selectively removed to overlap the impurity region 22 for one bit line. The floating gate 23 is formed.
그리고 도 2c에 도시한 바와같이 상기 플로팅게이트(23)를 포함한 전면에 다시 폴리실리콘층을 형성한 후 선택적으로 제거하여 상기 플로팅게이트(23)와 오버랩되지 않은 다른 비트라인용 불순물영역(22)과 오버랩되고 상기 플로팅게이트(23)상측까지 형성된 컨트롤게이트(24)를 형성한다.(타입 1)As shown in FIG. 2C, the polysilicon layer is again formed on the entire surface including the floating gate 23, and then selectively removed to remove other bit line impurity regions 22 not overlapped with the floating gate 23. A control gate 24 overlapping with the floating gate 23 is formed. (Type 1)
여기서, 도 2d는 선택게이트를 이용한 것으로서 상기 플로팅게이트(23)상측에 절연막을 사이에 두고 선택게이트(25)를 형성한 후 상기 플로팅게이트(23)와 오버랩되지 않은 다른 비트라인용 불순물영역과 오버랩되고 상기 플로팅게이트(23)상측까지 형성된 컨트롤게이트(24)를 형성한다.(타입 2)Here, FIG. 2D illustrates the use of the select gate, and the select gate 25 is formed on the floating gate 23 with an insulating layer therebetween, and then overlaps with another bit line impurity region not overlapped with the floating gate 23. And a control gate 24 formed up to the floating gate 23. (Type 2)
이와같은 분리형 게이트 플래쉬 메모리의 동작설명은 다음과 같다.The operation description of the removable gate flash memory is as follows.
도 3a는 종래 분리형 게이트 플래쉬 메모리의 타입 1에 따른 쓰기동작을 설명하기 위한 단면도이고 도 3b는 종래 분리형 게이트 플래쉬 메모리의 타입 2에 따른 쓰기동작을 설명하기 위한 단면도이다.3A is a cross-sectional view illustrating a write operation according to type 1 of a conventional removable gate flash memory, and FIG. 3B is a cross-sectional view illustrating a write operation according to type 2 of a conventional removable gate flash memory.
먼저, 도 3a에 도시한 바와같이 타입 1의 분리형 게이트 플래쉬 메모리의 쓰기동작은 다음과 같다.First, as shown in FIG. 3A, the write operation of the type 1 split gate flash memory is as follows.
먼저, 채널길이는 상기 컨트롤게이트(24)와 플로팅게이트(23)가 만나는 지점을 중심으로 컨트롤게이트(24)부분의 채널길이를 L1, 상기 플로팅게이트(23)부분의 채널길이를 L2로 설정하여 전체적인 채널길이 L=L1+L2로 정의한다.First, the channel length is set to the channel length of the control gate 24 portion L1 and the channel length of the floating gate 23 portion L2 around the point where the control gate 24 and the floating gate 23 meet. The overall channel length is defined as L = L1 + L2.
이와같은 종래 타입 1의 쓰기동작은 먼저, 드레인에 8V, 소오스에는 0V, 그리고 컨트롤게이트(24)에 12V를 인가하면 상기 소오스에서 드레인으로 높은 전계가 형성되어, 드레인영역 부근에서 높은 에너지를 갖고, 소위 핫 일렉트론이 되어, 산화막의 에너지 장벽을 넘어 핫 일렉트론이 플로팅게이트(23)로 주입된다.In the conventional type 1 write operation, when 8V is applied to the drain, 0V is applied to the source, and 12V is applied to the control gate 24, a high electric field is formed from the source to the drain, and thus has a high energy near the drain region. It becomes so-called hot electrons, and hot electrons are injected into the floating gate 23 across the energy barrier of the oxide film.
이 결과 셀의 문턱전압이 높아지게 된다.As a result, the threshold voltage of the cell becomes high.
이어, 도 3b는 종래 분리형 게이트 플래쉬 메모리의 타입 2에 따른 쓰기동작을 설명하기 위한 단면도로서 타입 1과 마찬가지로 드레인에 8V, 소오스에 0V, 컨트롤게이트(24)에 3V 그리고 선택게이트(25)에 12V의 전압을 인가하여 상기 드레인영역 부근에 핫 일렉트론을 형성하고 이 핫 일렉트론이 플로팅게이트(23)로 주입되어 프로그램이 가능하게 된다.3B is a cross-sectional view illustrating a write operation according to the type 2 of the conventional removable gate flash memory, similarly to the type 1, 8 V in the drain, 0 V in the source, 3 V in the control gate 24 and 12 V in the select gate 25. A hot electron is formed near the drain region by applying a voltage of and the hot electron is injected into the floating gate 23 to be programmable.
한편 도 4a는 종래 타입 1에 따른 분리형 플래쉬 메모리의 읽기동작을 설명하기 위한 단면도이고, 도 4b는 종래 타입 2에 따른 분리형 플래쉬 메모리의 읽기동작을 설명하기 위한 단면도이다.4A is a cross-sectional view for describing a read operation of a conventional type 1 flash memory, and FIG. 4B is a cross-sectional view for explaining a read operation of a conventional type 2 flash memory.
도 4a에 도시한 바와같이 소오스를 접지단에 연결하고 드레인과 컨트롤게이트(24)에 각각 1V의 전압을 인가할 경우 프로그램되어 있으면 즉, 상기 플로팅게이트(23)에 전하가 축적되어 있으면 상기 소오스에서 드레인으로 채널이 형성되지 않는다.As shown in FIG. 4A, when the source is connected to the ground terminal and a voltage of 1 V is applied to the drain and the control gate 24, that is, if the charge is accumulated in the floating gate 23, No drain is formed in the channel.
그리고 만약 프로그램이 되어 있지 않으면 상기 소오스에서 드레인으로 채널이 형성된다.If not programmed, a channel is formed from the source to the drain.
결과적으로 채널이 형성되거나 혹은 형성되지 않느냐에 따라서 데이타의 1 과 0을 읽는다.As a result, 1 or 0 of the data is read depending on whether the channel is formed or not.
도 4b는 종래 타입 2에 따른 읽기동작을 설명하기 위한 단면도로서 이는 타입 1 과 동일한 과정을 거쳐 읽기동작을 수행한다.4B is a cross-sectional view illustrating a read operation according to the conventional type 2, which performs a read operation through the same process as that of the type 1. FIG.
그러나 이와같은 종래 플래쉬 메모리는 다음과 같은 문제점이 있었다.However, such a conventional flash memory has the following problems.
분리형 게이트 플래쉬 메모리는 비트라인용 불순물영역을 형성한 후 그 위에 게이트를 형성하기 때문에 포토공정시 미스얼라인에 의한 채널길이의 변화에 의해 셀의 동작특성의 변화를 초래한다.Since the separated gate flash memory forms the impurity region for the bit line and then forms the gate thereon, the operation characteristic of the cell is caused by the change in the channel length due to the misalignment during the photo process.
둘째, 비트라인이 길러짐에 따라 전압강하가 발생하여 셀 프로그램 특성이 변하게 되고 이를 보완하기 위해 비트라인 중간 중간에 메탈콘택을 형성하여 전압 강하를 완화시켜 주어야 하므로 칩의 사어즈를 증가시킨다.Second, as the bit line grows, a voltage drop occurs and the cell program characteristics change. To compensate for this, a metal contact must be formed in the middle of the bit line to mitigate the voltage drop, thereby increasing the chip's sound.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 채널길이의 변화를 방지하여 광범위한 동작특성을 갖는 메모리 셀을 확보하는데 적당한 플래쉬 메모리 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a flash memory manufacturing method suitable for securing a memory cell having a wide range of operating characteristics by preventing a change in channel length.
도 1a 내지 1b는 종래 ETOXTM플래쉬 메모리의 제조방법을 나타낸 공정도1A to 1B are flowcharts illustrating a method of manufacturing a conventional ETOX ™ flash memory.
도 2a 내지 2d는 종래 분리형 게이트 플래쉬 메모리의 제조방법을 나타낸 공정도2A to 2D are process diagrams illustrating a manufacturing method of a conventional removable gate flash memory.
도 3a는 종래 제 1 실시예에 따른 분리형 게이트 플래쉬 메모리의 쓰기동작을 설명하기 위한 단면도3A is a cross-sectional view illustrating a write operation of a removable gate flash memory according to a first embodiment of the present invention.
도 3b는 종래 제 2 실시예에 따른 분리형 게이트 플래쉬 메모리의 쓰기동작을 설명하기 위한 단면도3B is a cross-sectional view for describing a write operation of the removable gate flash memory according to the second embodiment.
도 4a는 종래 제 1 실시예에 따른 분리형 게이트 플래쉬 메모리의 읽기동작을 설명하기 위한 단면도4A is a cross-sectional view illustrating a read operation of a removable gate flash memory according to a first embodiment of the present invention.
도 4b는 종래 제 2 실시예에 따른 분리형 게이트 플래쉬 메모리의 읽기동작을 설명하기 위한 단면도4B is a cross-sectional view for describing a read operation of the removable gate flash memory according to the second embodiment.
도 5a 내지 5k는 본 발명의 플래쉬 메모리 제조방법에 따른 필드영역에서의 제조공정 단면도5A through 5K are cross-sectional views illustrating a manufacturing process in a field region according to the method of manufacturing a flash memory of the present invention.
도 5a' 내지 5k'는 본 발명의 플래쉬 메모리 제조방법에 따른 액티브영역에서의 제조공정 단면도5A 'through 5K' are cross-sectional views of a manufacturing process in an active region according to the flash memory manufacturing method of the present invention.
도 6a 내지 6a'는 본 발명의 플래쉬 메모리 제조방법에 따른 쓰기동작을 설명하기 위한 단면도6A through 6A 'are cross-sectional views illustrating a write operation according to the flash memory manufacturing method of the present invention.
도 6b 내지 6b'는 본 발명의 플래쉬 메모리 제조방법에 따른 소거동작을 설명하기 위한 단면도6B through 6B 'are cross-sectional views illustrating an erase operation according to a method of manufacturing a flash memory of the present invention.
도 6c 내지 6c'는 본 발명의 플래쉬 메모리 제조방법에 따른 읽기동작을 설명하기 위한 단면도6C through 6C 'are cross-sectional views illustrating a read operation according to the flash memory manufacturing method of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
51 : 반도체기판 52 : 제 1 절연층(HLD)51: semiconductor substrate 52: first insulating layer (HLD)
53a : 플로팅게이트 54 : 게이트절연막53a: floating gate 54: gate insulating film
55a : 선택게이트 57 : 제 1 측벽55a: selection gate 57: first sidewall
58 : 제 2 측벽 59 : 포토레지스트58: second sidewall 59: photoresist
60 : 비트라인 불순물영역 61 : 비트라인산화막60: bit line impurity region 61: bit line oxide film
62 : 제 3 측벽 63 : 컨트롤게이트용 폴리실리콘층62: third side wall 63: polysilicon layer for the control gate
65 : 제 4 측벽65: fourth side wall
상기의 목적을 달성하기 위한 본 발명의 플래쉬 메모리 제조방법은 반도체기판의 필드영역에는 제 1 절연층을 형성하고 액티브영역에는 플로팅게이트용 제 1 폴리실리콘층을 형성하는 제 1 공정과, 상기 제 1 절연층 및 제 1 플리실리콘층상에 게이트절연층, 제 2 폴리실리콘층, 제 2 절연층을 차례로 형성한 후 식각하여 캡절연층을 갖는 복수개의 선택게이트를 형성하고 상기 선택게이트의 양측면에 제 1 측벽을 형성하는 제 2 공정과, 제 1 측벽을 마스크로한 식각을 통해 액티브영역에 플로팅게이트를 패터닝하고 상기 적층된 플로팅게이트, 제 1 측벽의 양측면에 제 2 측벽을 형성한 후 이중 일측의 측벽만을 제거하여 기판을 노출시키는 제 3 공정과, 노출된 기판에 비트라인 불순물을 주입하고 확산공정으로 비트라인 불순물영역과 비트라인산화막을 형성한 후 제 2 측벽중 제거된 부분에 제 3 측벽을 형성하고 제거되지 않는 제 2 측벽을 제거한 후 액티브영역에만 컨트롤게이트용 제 4 폴리실리콘층과 제 3 절연층을 적층하는 제 4 공정, 필드영역의 제 3 측벽의 측면과 제 2 측벽이 제거된 부분에 제 4 측벽을 형성하고 상기 필드영역의 비트라인산화막 식각한 후 식각된 비트라인용 불순물영역을 포함한 전면에 제 5 폴리실리콘층을 형성한 후 패터닝하는 제 5 공정을 포함하여 이루어진다.The flash memory manufacturing method of the present invention for achieving the above object is a first step of forming a first insulating layer in the field region of the semiconductor substrate and a first polysilicon layer for the floating gate in the active region, and the first A gate insulating layer, a second polysilicon layer, and a second insulating layer are sequentially formed on the insulating layer and the first polysilicon layer, and are then etched to form a plurality of selection gates having a cap insulating layer. Forming a sidewall, and forming a floating gate in an active region through etching using the first sidewall as a mask, and forming a second sidewall on both sides of the stacked floating gate and the first sidewall, followed by a double sidewall. A third process of exposing the substrate by only removing the bit, and injecting the bit line impurities into the exposed substrate and diffusing the bit line impurity region and the bit line oxide film After forming the third sidewall in the removed portion of the second sidewall and removing the second sidewall that is not removed, the fourth process and field region in which the fourth polysilicon layer and the third insulating layer for the control gate are laminated only in the active region. Forming a fourth sidewall on the sidewalls of the third sidewall and the second sidewall of the second sidewall, and etching the bitline oxide film of the field region, and forming a fifth polysilicon layer on the entire surface including the etched bitline impurity region. And then a fifth process of patterning.
이하, 본 발명의 플래쉬 메모리 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a method of manufacturing a flash memory of the present invention will be described with reference to the accompanying drawings.
도 5a 내지 5k는 본 발명의 플래쉬 메모리 제조방법에 따른 공정단면도로서 필드영역을 나타내었고 5a' 내지 5k'는 본 발명의 플래쉬 메모리 제조방법에 따른 공정단면도로서 액티브영역을 나타낸 것이다.5A to 5K show a field region as a process cross-sectional view according to the flash memory manufacturing method of the present invention, and 5A 'to 5k' show an active area as a process cross-sectional view according to the flash memory manufacturing method of the present invention.
이와같은 본 발명의 플래쉬 메모리 제조방법을 필드영역과 액티브영역을 동시에 설명하기로 한다.The flash memory manufacturing method of the present invention will be described in the field region and the active region at the same time.
먼저, 도 5a 및 5a'에 도시한 바와같이 반도체기판(51)의 표면을 산화시킨 후 필드영역을 포함한 전면에 제 1 절연층(52)을 형성한다. 이때 상기 제 1 절연층(52)은 HLD(High temperature Low pressure Dielectr ic) 이다.First, as shown in FIGS. 5A and 5A ', the surface of the semiconductor substrate 51 is oxidized, and then the first insulating layer 52 is formed on the entire surface including the field region. At this time, the first insulating layer 52 is HLD (High temperature Low pressure Dielectic).
이어, 도 5b 및 도 5b'에 도시한 바와같이 마스크(도면에 도시하지 않음)를 사용하여 필드영역에는 그대로 남기고 액티브영역의 제 1 절연층(52)만을 선택적으로 제거한다.Subsequently, as shown in FIGS. 5B and 5B ', a mask (not shown) is used to selectively remove only the first insulating layer 52 of the active region, leaving it in the field region.
도 5c 및 도 5c'에 도시한 바와같이 상기 액티브영역과 필드영역의 제 1 절연층(52)을 포함한 전면에 제 1 폴리실리콘층(53)을 형성한 후 상기 필드영역의 제 1 절연층(52)상에 형성된 제 1 폴리실리콘층(53)만을 제거한다.As shown in FIGS. 5C and 5C ', the first polysilicon layer 53 is formed on the entire surface including the first insulating layer 52 of the active region and the field region, and then the first insulating layer of the field region ( Only the first polysilicon layer 53 formed on 52 is removed.
그리고 액티브영역의 제 1 폴리실리콘층(53)의 표면을 산화하여 게이트절연막(54)을 형성한다.The surface of the first polysilicon layer 53 in the active region is oxidized to form a gate insulating film 54.
이때 상기 제 1 폴리실리콘층(53)이 제거된 필드영역의 제 1 절연층(52)상에 도 게이트절연막(54)과 동일하게 산화된다.At this time, the first polysilicon layer 53 is oxidized in the same manner as the gate insulating layer 54 on the first insulating layer 52 of the field region from which the first polysilicon layer 53 is removed.
어어, 도 5d 및 도 5d'에 도시한 바와같이 필드영역 및 액티브영역 전면에 선택게이트용 제 2 폴리실리콘층(55)을 형성하고 상기 제 2 폴리실리콘층(55)상에 제 2 절연층(56)을 적층형성한다.For example, as shown in FIGS. 5D and 5D ', the second polysilicon layer 55 for the select gate is formed on the front of the field region and the active region, and a second insulating layer on the second polysilicon layer 55 is formed. 56) is laminated.
그리고 도 5e 및 도 5e'에 도시한 바와같이 포토리소그래피 공정을 통해 상기 제 2 절연층(56), 선택게이트용 제 2 폴리실리콘층(55)을 선택적으로 제거하여 선택게이트(55a)를 형성한 후 전면에 제 3 절연막을 증착한 후 에치백하여 선택게이트용 선택게이트(55a) 및 제 2 절연층(56)의 양측면에 제 1 측벽(57)을 형성한다.5E and 5E ', the second insulating layer 56 and the second polysilicon layer 55 for the selection gate are selectively removed through a photolithography process to form the selection gate 55a. Thereafter, the third insulating layer is deposited on the entire surface, and then etched back to form first sidewalls 57 on both sides of the selection gate 55a and the second insulating layer 56.
이어, 도 5f 및 도 5f'에 도시한 바와같이 상기 제 1 측벽(57)을 마스크로 이용하여 필드영역의 경우 게이트절연막(54)과 제 1 절연층(52)을 선택적으로 제거하여 복수개의 선택게이트(55a)를 형성하고 액티브영역의 경우 게이트절연막(54)과 제 1 폴리실리콘층(53)을 선택적으로 제거하여 상기 선택게이트(55a)와 상기 게이트절연막(54)을 사이에 두고 플로팅게이트(53a)를 형성한다.Subsequently, as shown in FIGS. 5F and 5F ', the gate insulating film 54 and the first insulating layer 52 are selectively removed in the field region using the first sidewall 57 as a mask to select a plurality of selections. Forming a gate 55a and selectively removing the gate insulating film 54 and the first polysilicon layer 53 in the active region, and the floating gate having the select gate 55a and the gate insulating film 54 interposed therebetween. 53a).
그리고 도 5g 및 도 5g'에 도시한 바와같이 산화공정을 통해 상기 액티브영역의 플로팅게이트(53a)의 표면을 산화시킨다.5G and 5G ', the surface of the floating gate 53a of the active region is oxidized through an oxidation process.
그리고 필드영역 및 액티브영역을 포함한 전면에 제 3 폴리실리콘층을 형성한 후 이를 에치백하여 플로팅게이트(53a), 선택게이트(55a) 및 제 2 절연층(56)의 양측면에 제 2 측벽(58)을 형성한다.A third polysilicon layer is formed on the entire surface including the field region and the active region, and then etched back to form second polysilicon layers on both sides of the floating gate 53a, the selection gate 55a, and the second insulating layer 56. ).
이때 상기 제 2 측벽(58)의 경사가 완만하도록 에치백한다.At this time, the second side wall 58 is etched back so that the inclination of the second side wall 58 is gentle.
이어서, 도 5h 및 도 5h'에 도시한 바와같이 전면에 포토레지스트(59)를 도포한 후 노광 및 현상공정으로 패터닝한다.Subsequently, as shown in Figs. 5H and 5H ', the photoresist 59 is applied to the entire surface, and then patterned by exposure and development processes.
그리고 상기 패터닝된 포토레지스트(59)를 마스크를 이용하여 상기 제 2 측벽(58)중 일측의 측벽을 습식식각한다.The patterned photoresist 59 is wet-etched on one side of the second sidewalls 58 using a mask.
이어, 도 5i 및 도 5i'에 도시한 바와같이 상기 포토레지스트(58)를 제거하고, 상기 남아있는 제 2 측벽(58) 및 플로팅게이트(53a)를 마스크로, 이용한 불순물 이온주입 및 산화공정을 통해 비트라인용 불순물영역(BN+)(60)(즉, 소오스 및 드레인)과, BN+산화막(61)을 형성한다.Subsequently, as shown in FIGS. 5I and 5I ', the photoresist 58 is removed, and an impurity ion implantation and oxidation process using the remaining second sidewall 58 and the floating gate 53a as a mask is performed. Through this, the impurity regions BN + 60 (that is, the source and the drain) for the bit line and the BN + oxide film 61 are formed.
이어, 상기 비트라인용 불순물영역(60)을 포함한 전면에 제 4 절연막을 증착한 후 에치백하여 상기 제 2 측벽(58)이 제거된 부분에 제 4 절연막으로 이루어진 제 3 측벽(62)을 형성한다.Subsequently, a fourth insulating film is deposited on the entire surface including the bit line impurity region 60 and then etched back to form a third sidewall 62 made of a fourth insulating film at a portion where the second sidewall 58 is removed. do.
이때 제거되지 않은 다른 일측의 제 2 측벽(58)에는 제 4 절연막으로 이루어진 제 3 측벽(62)이 형성되지 않는데 이는 상기 제 2 측벽(58)의 경사가 매우 완만하기 때문에 제 3 측벽(62)형성을 위해 제 4 절연막을 에치백할 때 모두 제거되기 때문이다.At this time, the third sidewall 62 made of the fourth insulating layer 58 is not formed on the second sidewall 58 of the other side, which is not removed, since the inclination of the second sidewall 58 is very gentle. This is because all are removed when the fourth insulating film is etched back to form.
그리고 상기 제 4 절연막의 물질은 실리콘질화막이다.The material of the fourth insulating film is a silicon nitride film.
이어서, 도 5j 및 도 5j'에 도시한 바와같이 상기 제거되지 않은 제 2 측벽(58)만을 선택적으로 제거한 후 필드영역 및 액티브영역을 포함한 전면에 컨트롤 게이트용 제 4 폴리실리콘층(63)을 형성하고 상기 제 4 폴리실리콘층(63)상에 제 5절연층(64)을 적층형성한다.Subsequently, as shown in FIGS. 5J and 5J ', only the non-removed second sidewall 58 is selectively removed, and then a fourth polysilicon layer 63 is formed on the front surface including the field region and the active region. The fifth insulating layer 64 is laminated on the fourth polysilicon layer 63.
이때 상기 제 5 절연층(64)의 물질은 HLD이다.At this time, the material of the fifth insulating layer 64 is HLD.
이어서, 도 5j에 도시한 바와같이 필드영역의 제 4 폴리실리콘층(63)과 제 5 절연층(64)만을 선택적으로 제거한다.Subsequently, only the fourth polysilicon layer 63 and the fifth insulating layer 64 in the field region are selectively removed as shown in FIG. 5J.
그리고 도 5k 및 도 5k'에 도시한 바와같이 상기 필드영역을 포함한 전면에 제 6 절연층을 증착하고 액티브영역의 제 6 절연층은 제거한 다음 상기 제 6 절연층를 에치백하여 필드영역의 상기 제 2 측벽(58)이 제거된 부분 및 제 3 측벽(62)의 측면에 제 4 측벽(65)을 형성한다.5K and 5K ', a sixth insulating layer is deposited on the entire surface including the field region, the sixth insulating layer of the active region is removed, and the sixth insulating layer is etched back to form the second insulating layer. The fourth sidewall 65 is formed on the portion where the sidewall 58 is removed and on the side of the third sidewall 62.
이때 상기 제 6 절연층(65)의 물질은 실리콘질화막이다.In this case, the material of the sixth insulating layer 65 is a silicon nitride film.
이어, 필드영역의 비트라인(BN+)산화막(61)을 선택적으로 식각하여 BN+콘택을 형성한 후 상기 콘택을 포함한 전면에 제 5 폴리실리콘층(66)을 형성한다.Subsequently, the bit line (BN + ) oxide layer 61 of the field region is selectively etched to form a BN + contact, and then a fifth polysilicon layer 66 is formed on the entire surface including the contact.
그리고 포토리소그래피 공정으로 상기 제 5 폴리실리콘층(66)을 패터닝하면 본 발명에 따른 플래쉬 메모리 제조공정이 완료된다.When the fifth polysilicon layer 66 is patterned by a photolithography process, the flash memory manufacturing process according to the present invention is completed.
이와같은 본 발명의 플래쉬 메모리 제조방법에 따른 쓰기, 소거 및 읽기동작을 설명하면 아래와 같다.The write, erase and read operations according to the flash memory manufacturing method of the present invention will be described below.
도 6a 및 6a'는 본 발명에 따른 쓰기동작을 설명하기 위한 단면도이다.6A and 6A 'are cross-sectional views illustrating a write operation according to the present invention.
본 발명에 따른 셀의 동작은 먼저, 프로그램은 열전자(Hot electron)주입방식이고 소거시에는 파울러 노드하임(FN) 터널링방식을 이용한다.The operation of the cell according to the present invention first uses a hot electron injection method and a Fowler nodeheim (FN) tunneling method for erasing.
즉, 도 6a 및 6a'에 도시한 바와같이 소오스를 접지단에 연결하고 드레인에 7∼9V를 인가하고 선택게이트에는 12V 그리고 컨트롤게이트에는 3V를 인가하면 채널이 형성되어 전하들이 플로팅게이트로 주입된다.That is, as shown in FIGS. 6A and 6A ', when the source is connected to the ground terminal, 7 to 9 V is applied to the drain, 12 V is applied to the select gate, and 3 V is applied to the control gate, a channel is formed and charges are injected into the floating gate. .
그리고 소거시에는 도 6b 및 도 6b'에 도시한 바와같이 소오스 및 드레인에는 접지전압을 인가하고 컨트롤게이트에는 12V, 그리고 선택게이트에는 -6∼-8V의 전압을 인가하면 선택게이트-플로팅게이트-컨트롤게이트로 이어지는 경로를 통한 전위차에 의해 플로팅게이트에 주입되어 있던 전하들이 컨트롤게이트로 파울러 노드하임 터널링을 통해 빠져나간다.During erasing, as shown in FIGS. 6B and 6B ', when a ground voltage is applied to a source and a drain, a voltage of 12V is applied to the control gate and -6 to -8V to the select gate, the select gate-floating gate control. Due to the potential difference through the path leading to the gate, the charges injected into the floating gate are pulled out to the control gate through Nordheim tunneling.
그리고 읽기동작시에는 도 6c 및 도 6c'에 도시한 바와같이 소오스는 접지전압을 인가하고 드레인에는 1V, 선택게이트와 컨트롤게이트에는 각각 5V의 전압을 인가한다.In the read operation, as shown in FIGS. 6C and 6C ', the source applies a ground voltage, and a voltage of 1 V is applied to the drain and 5 V to the select gate and the control gate, respectively.
이때 셀이 프로그램 되어있다면 즉, 플로팅게이트(53a)에 전하가 주입되어 있다면 플로팅게이트(53a)가 음(-)의 전하를 띄고 있으므로 컨트롤게이트(63)의 하부에 형성되는 채널은 온(on)되어 있다하더라도 상기 플로팅게이트(53a) 하부의 채널은 오프(off)되어 있으므로 전류가 흐르지 않게된다.At this time, if the cell is programmed, that is, if charge is injected into the floating gate 53a, since the floating gate 53a is negatively charged, the channel formed under the control gate 63 is on. Even if it is, the channel under the floating gate 53a is off, so that no current flows.
이와반대로 셀이 프로그램 되어있지 않으면 플로팅게이트(53a)는 양(+)전하를 띄고 있으므로 컨트롤게이트(63)와 플로팅게이트(53a) 하부의 채널이 모두 온(on)상태가 되므로 전류가 흐르게 된다.On the contrary, if the cell is not programmed, the floating gate 53a is positively charged, so that both the control gate 63 and the channel under the floating gate 53a are turned on, so current flows.
여기서 컨트롤게이트(63)가 0V로 설정되어 있는 셀들 즉, 프로그램 및 읽기의 대상이 아닌 셀들은 비록 소거가 되어 있을지라도 컨트롤게이트(63) 하부의 채널이 오프되어 있기 때문에 전류가 흐르지 않는다.Here, the cells in which the control gate 63 is set to 0 V, that is, cells which are not subject to programming and reading, do not flow because the channel under the control gate 63 is turned off even though the control gate 63 is erased.
따라서 주변의 다른 셀에 영향을 주지 않는다.Therefore, it does not affect other cells around.
이상 상술한 바와같이 본 발명의 플래쉬 메모리 제조방법은 다음과 같은 효과가 있다.As described above, the flash memory manufacturing method of the present invention has the following effects.
첫째, 게이트를 먼저 형성하고 비트라인용 불순물영역은 게이트에 셀프얼라인시켜 형성하기 때문에 비트라인용 불순물영역과 게이트와의 미스얼라인의 생기지 않는다.First, since the gate is formed first and the bit line impurity region is self-aligned to the gate, there is no misalignment between the bit line impurity region and the gate.
따라서 채널길이의 변화가 없으므로 동일한 동작특성을 갖는 셀을 확보할 수 있다.Therefore, since there is no change in channel length, a cell having the same operation characteristic can be secured.
둘째, 각 셀의 비트라인 불순물영역에 셀프얼라인을 통한 콘택을 형성하여 비트라인의 전압강하를 방지하므로 비트라인 불순물영역의 전압강하에 의한 셀 프로그램 특성의 변화를 방지하므로 동일한 동작특성을 갖는 셀을 확보할 수 있다.Second, since the voltage drop of the bit line is prevented by forming a contact through the self-alignment in the bit line impurity region of each cell, the cell program characteristic is prevented from being changed due to the voltage drop of the bit line impurity region. Can be secured.
셋째, 비트라인용 불순물영역 형성 이전에 주요 열처리가 끝난 상태이므로 비트라인용 불순물영역의 측면확산이 감소하게 되어 비트라인의 전압특성이 향상된다.Third, since the main heat treatment is completed before the formation of the impurity region for the bit line, side diffusion of the impurity region for the bit line is reduced, thereby improving the voltage characteristics of the bit line.
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