KR100546382B1 - EEPROM device for increasing a coupling ratio and fabrication method thereof - Google Patents

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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Abstract

본 발명은 이이피롬 소자를 제공한다. 본 발명의 이이피롬 소자는 반도체 기판 상에 형성된 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 제2 메모리 게이트 산화막 내에 제1 두께보다 작은 제3 두께로 형성된 터널 산화막을 포함한다. 상기 메모리 게이트 산화막, 및 터널 산화막 상에 순차적으로 플로팅 게이트, 절연막 패턴 및 컨트롤 게이트이 형성되어 있다. 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되고 상기 제1 메모리 게이트 산화막의 일측의 상기 반도체 기판에 소오스 영역이 형성되어 있다. 상기 플로팅 게이트 및 컨트롤 게이트의 타측벽에 얼라인되어 형성되면서도 상기 제2 메모리 게이트 산화막 및 터널 산화막의 하부의 반도체 기판에도 플로팅 접합 영역이 형성되어 있다. 이상과 같은 본 발명의 이이피롬 소자는 커플링비를 증가시켜 셀의 크기를 줄이고, 셀의 소거나 프로그램시 동작 전압을 낮출 수 있다.The present invention provides an ypyrom device. The ypyrom device of the present invention comprises a memory gate oxide film including a first memory gate oxide film having a first thickness formed on a semiconductor substrate, a second memory gate oxide film having a second thickness thicker than the first thickness, and the second memory gate. And a tunnel oxide film formed in the oxide film at a third thickness smaller than the first thickness. A floating gate, an insulating film pattern, and a control gate are sequentially formed on the memory gate oxide film and the tunnel oxide film. A source region is formed on one sidewall of the floating gate and the control gate and is formed on the semiconductor substrate on one side of the first memory gate oxide layer. A floating junction region is formed on the semiconductor substrate under the second memory gate oxide layer and the tunnel oxide layer while being aligned with the other side walls of the floating gate and the control gate. The ypyrom device of the present invention as described above can reduce the size of the cell by increasing the coupling ratio, it is possible to lower the operating voltage when the cell is small or programmed.

이이피롬 소자, 커플링비Ypyrom element, coupling ratio

Description

커플링비를 향상시킬 수 있는 이이피롬 소자 및 그 제조방법{EEPROM device for increasing a coupling ratio and fabrication method thereof}EPIROM device for increasing a coupling ratio and fabrication method

도 1은 종래 기술에 의한 이이피롬 소자의 셀 단면도이다.1 is a cross-sectional view of a cell of a prior art device.

도 2는 본 발명에 의한 이이피롬 소자의 셀 단면도이다. 2 is a cross-sectional view of a cell of an Y-pyrom device according to the present invention.

도 3 내지 도 10은 도 2의 이이피롬 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.3 to 10 are cross-sectional views illustrating a method for manufacturing the ypyrom device of FIG. 2.

본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 전기적으로 프로그램 및 소거가 가능한 이이피롬(EEPROM, Electrically Erasable and Programmable Read Only Memory) 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory device and a method of manufacturing the same, and more particularly, to an electrically programmable and programmable read only memory (EEPROM) device and a method of manufacturing the same.

일반적으로, 반도체 메모리 소자의 종류에는 여러 가지가 있다. 반도체 메모리 소자들 중에서 RAM(random access memory)종류의 메모리 소자는 전원공급이 중단되면 기억된 정보가 소멸되는 특성을 갖는 반면, ROM(read only memory)종류의 메모리 소자는 외부로부터 전원공급이 중단되어도 기억된 정보를 그대로 유지하는 특성을 갖는다. 따라서 이러한 ROM 종류의 메모리 소자는 비휘발성 메모리 소자라 불린다. 이들 비휘발성 메모리 소자중 전기적으로 정보를 프로그램 및 소거할 수 있는 이이피롬(EEPROM) 소자가 있다. In general, there are various kinds of semiconductor memory devices. Among the semiconductor memory devices, a RAM (random access memory) type memory device has a characteristic that the stored information is lost when the power supply is interrupted, whereas a ROM (read only memory) type memory device is interrupted from external power supply. It has the characteristic of keeping the stored information as it is. Therefore, such ROM type memory devices are called nonvolatile memory devices. Among these nonvolatile memory devices, there are EEPROM devices that can electrically program and erase information.

도 1은 종래 기술에 의한 이이피롬 소자의 셀 단면도이다.1 is a cross-sectional view of a cell of a prior art device.

구체적으로, 반도체 기판(10) 상에 게이트 산화막(12) 및 터널 산화막(14)이 형성되어 있다. 상기 터널 산화막(14)은 상기 메모리 게이트 산화막(12)보다 얇은 두께로 일부분에 형성되어 있다. 상기 메모리 게이트 산화막(12) 및 터널 산화막(14) 상에 플로팅 게이트(16)가 형성되어 있다. 상기 플로팅 게이트(16) 상에 절연막(18) 및 컨트롤 게이트(20)가 형성되어 있다.Specifically, the gate oxide film 12 and the tunnel oxide film 14 are formed on the semiconductor substrate 10. The tunnel oxide layer 14 is formed in a portion thinner than the memory gate oxide layer 12. The floating gate 16 is formed on the memory gate oxide film 12 and the tunnel oxide film 14. An insulating film 18 and a control gate 20 are formed on the floating gate 16.

상기 플로팅 게이트(16) 및 컨트롤 게이트(18)의 일측벽에 얼라인되어 반도체 기판(10)에는 소오스 영역(22)이 형성되어 있고, 상기 터널 산화막(14)의 하부 및 터널 산화막(14)의 우측의 반도체 기판(10)에는 플로팅 접합 영역(24)이 형성되어 있다. 상기 소오스 영역(22) 및 플로팅 접합 영역(24)은 반도체 기판(10)이 p형 실리콘 기판일 경우 N+ 불순물 영역으로 구성된다. 상기 터널 산화막(14), 플로팅 게이트(16), 절연막(18), 컨트롤 게이트(20), 소오스 영역(22) 및 플로팅 접합 영역(24)으로 메모리 트랜지스터(MTR)를 구성한다.The source region 22 is formed in the semiconductor substrate 10 by being aligned with one side wall of the floating gate 16 and the control gate 18. The lower portion of the tunnel oxide layer 14 and the tunnel oxide layer 14 are formed. The floating junction region 24 is formed in the semiconductor substrate 10 on the right side. The source region 22 and the floating junction region 24 are composed of N + impurity regions when the semiconductor substrate 10 is a p-type silicon substrate. The memory transistor MTR is formed of the tunnel oxide film 14, the floating gate 16, the insulating film 18, the control gate 20, the source region 22, and the floating junction region 24.

상기 메모리 트랜지스터(MTR)와 이격되어 반도체 기판(10) 상에 선택 게이트 산화막(26)이 형성되어 있다. 상기 선택 게이트 산화막(26) 상에는 제1 도전막 패턴(28), 절연막 패턴(30) 및 제2 도전막 패턴(32)으로 구성되는 게이트(34)가 형성되어 있다. 상기 게이트(34)의 우측의 반도체 기판(10)에는 드레인 영역(36)이 형성되어 있다. 상기 드레인 영역(36)에는 비트 라인(미도시)이 연결된다. 상기 드레인 영역(36)은 반도체 기판(10)이 p형 실리콘 기판일 경우 N+ 불순물 영역으로 구성된다. 상기 선택 게이트 산화막(26), 게이트(34), 플로팅 접합 영역(24) 및 드레인 영역(36)으로 선택 트랜지스터를 구성한다. A select gate oxide layer 26 is formed on the semiconductor substrate 10 spaced apart from the memory transistor MTR. A gate 34 including the first conductive film pattern 28, the insulating film pattern 30, and the second conductive film pattern 32 is formed on the selection gate oxide film 26. A drain region 36 is formed in the semiconductor substrate 10 on the right side of the gate 34. A bit line (not shown) is connected to the drain region 36. The drain region 36 includes N + impurity regions when the semiconductor substrate 10 is a p-type silicon substrate. A select transistor is formed of the select gate oxide layer 26, the gate 34, the floating junction region 24, and the drain region 36.

이상과 같은 종래의 이이피롬 소자는 상기 컨트롤 게이트(20)에 인가되는 전압과 플로팅 접합 영역(24)에 인가되는 전압차로 인해 상기 터널 산화막(14)을 통하여 F-N 전류(Fowler-Nordheim 전류)가 흐른다. 이에 따라, 상기 플로팅 게이트(16)에 전자를 주입하거나 상기 플로팅 게이트(16)에서 전자를 방출시켜서 셀을 소거하거나 프로그램한다. 상기 플로팅 게이트에 전자를 주입하는 경우를 셀이 소거된 것으로 판단하고, 상기 플로팅 게이트에서 전자를 방출시킨 경우를 셀이 프로그램된 것으로 판단한다. In the conventional Y-pyrom device as described above, FN current (Fowler-Nordheim current) flows through the tunnel oxide layer 14 due to the voltage difference applied to the control gate 20 and the voltage applied to the floating junction region 24. . Accordingly, the cells are erased or programmed by injecting electrons into the floating gate 16 or emitting electrons from the floating gate 16. It is determined that the cell is erased when electrons are injected into the floating gate, and that the cell is programmed when electrons are emitted from the floating gate.

그런데, 이이피롬 소자는 프로그램 및 소거 동작시 사용되는 동작 전압은 커플링비, 즉 컨트롤 게이트에 인가되는 전압이 플로팅 게이트에 얼마나 유기되는가에 따라 결정된다. 따라서, 상술한 동작 전압을 낮추기 위해서는 커플링비를 증가시켜야 하는데, 이이피롬 소자의 셀이 작아질 경우 플로팅 게이트와 컨트롤 게이트 사이의 커패시턴스값이 낮아져 더더욱 커플링비가 낮아진다. 상기 커플링비를 증가시키기 위한 종래의 방법은 플로팅 게이트와 컨트롤 게이트 사이의 절연막 패턴의 두께를 낮추어 상기 플로팅 게이트와 컨트롤 게이트 사이의 커패시턴스값을 증가시키거나, 터널 산화막의 크기를 감소시킨다. 그러나, 상기 절연막 패턴의 두께를 낮추는 방법은 전하 손실(charge loss) 등의 문제로 한계에 와 있으며, 터널 산화막의 크기를 감소시키는 것도 패터닝 한계 및 신뢰성 문제로 인해 한계에 와 있다. However, the Y pyrom device has an operating voltage used in the program and erase operations depending on the coupling ratio, that is, how much of the voltage applied to the control gate is induced to the floating gate. Therefore, in order to lower the above-mentioned operating voltage, the coupling ratio must be increased. When the cell of the Y-pyrom device is small, the capacitance value between the floating gate and the control gate is lowered, further lowering the coupling ratio. Conventional methods for increasing the coupling ratio lower the thickness of the insulating film pattern between the floating gate and the control gate to increase the capacitance value between the floating gate and the control gate, or reduce the size of the tunnel oxide film. However, the method of reducing the thickness of the insulating layer pattern is limited due to a problem such as charge loss, and the reduction of the size of the tunnel oxide layer is also limited due to patterning limitation and reliability problems.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하면서도 커플링비를 증가시킬 수 있는 이이피롬 소자를 제공하는 데 있다.Accordingly, an object of the present invention is to provide an ypyrom device capable of increasing the coupling ratio while solving the above problems.

또한, 본 발명이 이루고자 하는 다른 기술적 과제를 상기 이이피롬 소자의 적합한 제조방법을 제공하는 데 있다.In addition, another technical problem to be achieved by the present invention is to provide a suitable manufacturing method of the ypyrom device.

상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 이이피롬 소자는 반도체 기판 상에 형성된 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 제2 메모리 게이트 산화막 내에 제1 두께보다 작은 제3 두께로 형성된 터널 산화막을 포함한다. 상기 메모리 게이트 산화막, 및 터널 산화막 상에 순차적으로 플로팅 게이트, 절연막 패턴 및 컨트롤 게이트이 형성되어 있다. 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되고 상기 제1 메모리 게이트 산화막의 일측의 상기 반도체 기판에 소오스 영역이 형성되어 있다. 상기 플로팅 게이트 및 컨트롤 게이트의 타측벽에 얼라인되어 형성되면서도 상기 제2 메모리 게이트 산화막 및 터널 산화막의 하부의 반도체 기판에도 플로팅 접합 영역이 형성되어 있다. In order to achieve the above technical problem, the ypyrom device according to an embodiment of the present invention is a first memory gate oxide film having a first thickness formed on a semiconductor substrate, and a second memory gate oxide film having a second thickness thicker than the first thickness. And a tunnel oxide film having a third thickness smaller than a first thickness in the second memory gate oxide film. A floating gate, an insulating film pattern, and a control gate are sequentially formed on the memory gate oxide film and the tunnel oxide film. A source region is formed on one sidewall of the floating gate and the control gate and is formed on the semiconductor substrate on one side of the first memory gate oxide layer. A floating junction region is formed on the semiconductor substrate under the second memory gate oxide layer and the tunnel oxide layer while being aligned with the other side walls of the floating gate and the control gate.

본 발명의 다른 예에 의한 이이피롬 소자는 반도체 기판에 형성된 메모리 트랜지스터 및 선택 트랜지스터를 포함하여 이루어진다. 상기 메모리 트랜지스터는, 반도체 기판 상에서 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 메모리 게이트 산화막 내에 제1 두께보다 작은 제3 두께로 형성된 터널 산화막을 포함한다. 상기 메모리 트랜지스터는 상기 메모리 게이트 산화막 및 터널 산화막 상에는 순차적으로 형성된 플로팅 게이트, 절연막 패턴 및 컨트롤 게이트와, 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되어 상기 제1 메모리 게이트 산화막 일측의 반도체 기판에 형성된 소오스 영역과, 상기 플로팅 게이트 및 컨트롤 게이트의 타측벽에 얼라인되어 형성되면서도 상기 제2 메모리 게이트 산화막 및 터널 산화막의 하부의 반도체 기판에도 형성된 플로팅 접합 영역을 포함한다. 상기 선택 트랜지스터는 상기 메모리 트랜지스터와 이격되어 형성된 선택 게이트 산화막과, 상기 선택 게이트 산화막 상에 형성된 게이트와, 상기 게이트의 일측벽에 얼라인되어 형성된 드레인 영역을 포함한다. According to another embodiment of the present invention, an Y-pyrom element includes a memory transistor and a selection transistor formed on a semiconductor substrate. The memory transistor may include a memory gate oxide film including a first memory gate oxide film having a first thickness, a second memory gate oxide film having a second thickness thicker than the first thickness, and a first thickness in the memory gate oxide film on a semiconductor substrate. And a tunnel oxide film formed to a small third thickness. The memory transistor may be formed on a semiconductor substrate on one side of the first memory gate oxide layer by being aligned with a floating gate, an insulating layer pattern, and a control gate sequentially formed on the memory gate oxide layer and the tunnel oxide layer, and on one side walls of the floating gate and the control gate. The semiconductor device may include a source region and a floating junction region formed on the semiconductor substrate under the second memory gate oxide layer and the tunnel oxide layer while being aligned with the other side walls of the floating gate and the control gate. The select transistor includes a select gate oxide layer formed to be spaced apart from the memory transistor, a gate formed on the select gate oxide layer, and a drain region aligned with one side wall of the gate.

또한, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 이이피롬 소자의 제조방법은 반도체 기판 상에 제1 두께의 제1 산화막을 형성한 후, 상기 반도체 기판에 불순물을 주입하여 플로팅 접합 영역을 구성하는 제1 불순물 영역을 형성한다. 이어서, 상기 제1 불순물 영역 상에 제1 산화막보다 두께가 두꺼운 제2 두께의 제2 산화막을 형성한 후, 상기 제2 산화막을 선택적으로 식각하여 상기 제2 산화막 내에 상기 제1 두께보다 얇은 제3 두께의 터널 산화막을 형성한다. In addition, in order to achieve the above another technical problem, in the method for manufacturing an ypyrom device of the present invention, after forming a first oxide film having a first thickness on a semiconductor substrate, impurities are injected into the semiconductor substrate to form a floating junction region. The first impurity region is formed. Subsequently, after forming a second oxide film having a second thickness thicker than the first oxide film on the first impurity region, the second oxide film is selectively etched to form a third thinner than the first thickness in the second oxide film. A tunnel oxide film of thickness is formed.

상기 제1 산화막, 터널 산화막 및 제2 산화막이 형성된 반도체 기판의 전면에 제1 도전막, 절연막 및 제2 도전막을 순차적으로 형성한다. 상기 제2 도전막, 절연막, 제1 도전막, 제2 산화막 및 제1 산화막을 패터닝하여, 상기 반도체 기판 상에 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 메모리 게이트 산화막 및 터널 산화막 상에 순차적으로 게이트 스택을 형성하고, 상기 게이트 스택과 이격되어 상기 반도체 기판 상에 선택 게이트 산화막과 게이트를 순차적으로 형성한다. A first conductive film, an insulating film, and a second conductive film are sequentially formed on the entire surface of the semiconductor substrate on which the first oxide film, the tunnel oxide film, and the second oxide film are formed. Patterning the second conductive film, the insulating film, the first conductive film, the second oxide film, and the first oxide film to form a first memory gate oxide film having a first thickness and a second thickness thicker than the first thickness on the semiconductor substrate. A gate stack is sequentially formed on the memory gate oxide layer including the second memory gate oxide layer, the memory gate oxide layer, and the tunnel oxide layer, and the select gate oxide layer and the gate are sequentially formed on the semiconductor substrate to be spaced apart from the gate stack. .

상기 게이트 스택의 일측벽 및 게이트의 일측벽에 얼라인되어 상기 반도체 기판에 제2 불순물 영역을 형성하여 상기 제1 불순물 영역과 제2 불순물 영역으로 구성된 플로팅 접합 영역을 형성한다. 상기 게이트 스택의 타측벽에 얼라인되고 상기 제1 메모리 게이트 산화막 일측의 상기 반도체 기판에 소오스 영역을 형성하고, 상기 게이트의 타측벽에 얼라인되어 상기 반도체 기판에 드레인 영역을 형성한다. A second impurity region is formed in the semiconductor substrate by being aligned with one side wall of the gate stack and one side wall of the gate to form a floating junction region including the first impurity region and the second impurity region. A source region is aligned with the other side wall of the gate stack and forms a source region in the semiconductor substrate on one side of the first memory gate oxide layer, and is aligned with the other side wall of the gate to form a drain region in the semiconductor substrate.

이상과 같은 본 발명의 이이피롬 소자는 터널 산화막의 크기 및 터널 산화막의 두께는 종래와 동일하게 유지하면서 커플링비를 증가시켜 셀의 크기를 줄이고, 셀의 소거나 프로그램시 동작 전압을 낮출 수 있다.As described above, the Y-pyrom device of the present invention can reduce the size of the cell by increasing the coupling ratio while maintaining the size of the tunnel oxide film and the thickness of the tunnel oxide film as in the related art, and can lower the operating voltage during the small-sized or programmed cell.

이하, 첨부도면을 참조하여 본 발명의 실시예를 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention illustrated below may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the size or thickness of films or regions is exaggerated for clarity.

도 2는 본 발명에 의한 이이피롬 소자의 셀 단면도이다. 2 is a cross-sectional view of a cell of an Y-pyrom device according to the present invention.

구체적으로, 반도체 기판(200), 예컨대 p형 실리콘 기판 상에 메모리 트랜지스터(MTR) 및 선택 트랜지스터(STR)가 이격되어 형성되어 있다. 상기 메모리 트랜지스터(MTR)는 반도체 기판(200) 상에 형성된 메모리 게이트 산화막(215)과, 상기 메모리 게이트 산화막(215) 내에 터널 산화막(214)이 형성되어 있다. In detail, the memory transistor MTR and the selection transistor STR are formed on the semiconductor substrate 200, for example, the p-type silicon substrate. In the memory transistor MTR, a memory gate oxide layer 215 formed on the semiconductor substrate 200 and a tunnel oxide layer 214 are formed in the memory gate oxide layer 215.

상기 메모리 게이트 산화막(215)은 두께가 얇은 제1 두께의 제1 메모리 게이트 산화막(202a)과 상기 제1 두께보다 두꺼운 제2 두께로 형성되고 플로팅 접합 영역(228) 상에 형성되는 제2 메모리 게이트 산화막(210a)으로 구성된다. 상기 터널 산화막(214)은 제2 메모리 게이트 산화막(210a) 내에 상기 제1 메모리 게이트 산화막(215)의 제1 두께보다 낮은 제3 두께로 형성되어 있다. 상기 제1 메모리 게이트 산화막(202a)은 소오스 영역(230)쪽으로 형성되어 있다.The memory gate oxide layer 215 is formed of a first memory gate oxide layer 202a having a first thickness and a second thickness thicker than the first thickness and formed on the floating junction region 228. It is composed of an oxide film 210a. The tunnel oxide layer 214 is formed in the second memory gate oxide layer 210a to have a third thickness lower than the first thickness of the first memory gate oxide layer 215. The first memory gate oxide layer 202a is formed toward the source region 230.

상기 메모리 게이트 산화막(215) 및 터널 산화막(214) 상에 플로팅 게이트(216a)가 형성되어 있다. 상기 플로팅 게이트(216a) 상에 절연막 패턴(218a) 및 컨트롤 게이트(220a)가 형성되어 있다. 상기 플로팅 게이트(216a), 절연막 패턴(218a) 및 컨트롤 게이트(220a)는 메모리 트랜지스터의 게이트 스택(222)을 구성한다. 상기 절연막 패턴(218a)은 ONO막, 즉 산화막(O)-질화막(N)-산화막(O)으로 구성할 수 있다.The floating gate 216a is formed on the memory gate oxide film 215 and the tunnel oxide film 214. An insulating layer pattern 218a and a control gate 220a are formed on the floating gate 216a. The floating gate 216a, the insulating layer pattern 218a, and the control gate 220a constitute a gate stack 222 of the memory transistor. The insulating film pattern 218a may be formed of an ONO film, that is, an oxide film (O) -nitride film (N) -oxide film (O).

상기 제1 메모리 게이트 산화막(202a)의 좌측의 반도체 기판(200)에는 소오스 영역(230)이 형성되어 있고, 상기 제2 메모리 게이트 산화막(210a)의 하부, 상기 터널 산화막(214)의 하부 및 터널 산화막(214)의 우측의 반도체 기판(200)에는 제1 불순물 영역(208) 및 제2 불순물 영역(226)으로 구성되는 플로팅 접합 영역(228)이 형성되어 있다. 상기 제1 불순물 영역(208)은 상기 반도체 기판(200)이 p형 실리콘 기판일 경우 N+ 불순물 영역으로 구성되며, 상기 제2 불순물 영역(226)은 N- 불순물 영역으로 구성될 수 있다. 따라서, 본 발명의 플로팅 접합 영역(228)은 N+ 불순물 영역 및 N- 불순물 영역으로 구성할 수 있다.A source region 230 is formed in the semiconductor substrate 200 on the left side of the first memory gate oxide layer 202a. The source region 230 is formed below the second memory gate oxide layer 210a, the lower portion of the tunnel oxide layer 214, and the tunnel. The floating junction region 228 including the first impurity region 208 and the second impurity region 226 is formed in the semiconductor substrate 200 on the right side of the oxide film 214. The first impurity region 208 may include N + impurity regions when the semiconductor substrate 200 is a p-type silicon substrate, and the second impurity region 226 may include N− impurity regions. Therefore, the floating junction region 228 of the present invention can be composed of N + impurity regions and N-impurity regions.

상기 선택 트랜지스터(STR)는 상기 메모리 트랜지스터(MTR)와 이격되어 반도체 기판(200) 상에 선택 게이트 산화막(202b)이 형성되어 있다. 상기 선택 게이트 산화막(202b) 상에는 제1 도전막 패턴(216b), 절연막 패턴(218b) 및 제2 도전막 패턴(220b)으로 구성되는 게이트(224)가 형성되어 있다. 상기 게이트(224)의 우측의 반도체 기판(200)에는 드레인 영역(232)이 형성되어 있다. 상기 드레인 영역(232)에는 비트 라인(미도시)이 연결된다. 상기 소오스 영역(230), 플로팅 접합 영역(228) 및 드레인 영역(232)은 반도체 기판(200)이 p형 실리콘 기판일 경우 N형 불순물 영역으로 구성될 수 있다. The selection transistor STR is spaced apart from the memory transistor MTR, and a selection gate oxide layer 202b is formed on the semiconductor substrate 200. A gate 224 including the first conductive film pattern 216b, the insulating film pattern 218b, and the second conductive film pattern 220b is formed on the selection gate oxide film 202b. A drain region 232 is formed in the semiconductor substrate 200 on the right side of the gate 224. A bit line (not shown) is connected to the drain region 232. The source region 230, the floating junction region 228, and the drain region 232 may be N-type impurity regions when the semiconductor substrate 200 is a p-type silicon substrate.

상기 도 2의 본 발명의 메모리 트랜지스터는 플로팅 접합 영역(228) 상에 형성된 제2 메모리 게이트 산화막(210a)의 두께를 제1 메모리 게이트 산화막(202a)의 두께보다 증가시킴으로써 셀의 전자주입(소거시)나 전자방출(프로그램시)에 커플링비를 증가시킨다. 보다 상세하게 설명하면, 셀의 전자주입시(소거시) 커플링비는 하기 수학식 1과 같고, 셀의 전자방출(프로그램시)는 커플링 비(γ)가 하기 수학식 2와 같게 된다. In the memory transistor of FIG. 2, when the thickness of the second memory gate oxide layer 210a formed on the floating junction region 228 is increased than the thickness of the first memory gate oxide layer 202a, electron injection of the cell is performed. ) Or increase the coupling ratio in electron emission (programming). In more detail, the coupling ratio at the time of electron injection (erasing) of the cell is as shown in Equation 1 below, and the coupling ratio γ at the electron emission (programming) of the cell is as shown in Equation 2 below.

γ=Cono/Ctotal = Cono/(Ctunnel+ Cgox + Cono)γ = Cono / Ctotal = Cono / (Ctunnel + Cgox + Cono)

γ=Cono + Cgox/Ctotal = Cono + Cgox/(Ctunnel+ Cgox + Cono)γ = Cono + Cgox / Ctotal = Cono + Cgox / (Ctunnel + Cgox + Cono)

상기 수학식 1 및 수학식 2에서, Cono는 컨트롤 게이트(220a)와 플로팅 게이트(216a) 사이의 커패시턴스이고, Ctunnel은 플로팅 게이트(216a)와 터널 산화막(214)이 형성된 반도체 기판(200) 사이의 커패시턴스이고, Cgox는 플로팅 게이트(216a)와 제2 메모리 게이트 산화막(210a)의 하부에 형성된 플로팅 접합 영역(228) 사이의 커패시턴스이고, Ctotal은 Ctunnel+ Cgox + Cono를 의미한다.In Equations 1 and 2, Cono is a capacitance between the control gate 220a and the floating gate 216a, and Ctunnel is between the semiconductor substrate 200 on which the floating gate 216a and the tunnel oxide film 214 are formed. Capacitance, Cgox is the capacitance between the floating gate 216a and the floating junction region 228 formed under the second memory gate oxide film 210a, and Ctotal means Ctunnel + Cgox + Cono.

앞서 설명한 바와 같이 본 발명의 이이피롬 소자는 플로팅 접합 영역(228) 상에 형성된 제2 메모리 게이트 산화막(210a)의 두께를 종래보다 두껍게 형성하였기 때문에 Cgox가 감소한다. 상기 수학식 1 및 수학식 2에 보시는 바와 같이 분모에 Cgox가 있기 때문에 본 발명이 이이피롬 소자는 종래와 비교하여 커플링비가 증가한다. 이렇게 커플링비가 증가하면 이에 따라 본 발명의 이이피롬 소자는 셀의 크기를 줄일 수 있다. 더하여, 본 발명의 이이피롬 소자는 커플링비가 증가되면 셀의 소거나 프로그램시 동작 전압을 낮출 수 있다.As described above, the Y pyrom device of the present invention reduces the Cgox because the thickness of the second memory gate oxide film 210a formed on the floating junction region 228 is thicker than in the related art. As shown in Equation 1 and Equation 2, since there is Cgox in the denominator, the coupling ratio is increased in the Y. pyrom device of the present invention as compared with the prior art. As the coupling ratio increases, the Y pyrom device of the present invention can reduce the size of the cell. In addition, the ypyrom device of the present invention can lower the operating voltage when the cell is small or programmed when the coupling ratio is increased.

도 3 내지 도 10은 도 2의 이이피롬 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.3 to 10 are cross-sectional views illustrating a method for manufacturing the ypyrom device of FIG. 2.

도 3을 참조하면, 반도체 기판(200), 예컨대 P형 실리콘 기판 상에 제1 산화막(202)을 형성한다. 상기 제1 산화막(202)은 후공정에서 메모리 트랜지스터의 메모리 게이트 산화막과 선택 트랜지스터의 선택 게이트 산화막을 형성하는데 이용된다. 본 실시예에서, 상기 제1 산화막(204)은 250∼280Å의 두께로 형성한다. Referring to FIG. 3, a first oxide film 202 is formed on a semiconductor substrate 200, for example, a P-type silicon substrate. The first oxide film 202 is used to form a memory gate oxide film of a memory transistor and a select gate oxide film of a selection transistor in a later process. In this embodiment, the first oxide film 204 is formed to a thickness of 250 ~ 280Å.

이어서, 상기 제1 산화막(202) 상에 질화막(204)을 형성한다. 다음에, 상기 질화막(204) 상에 후공정에서 터널 영역이 될 부분을 노출시키는 제1 포토레지스트 패턴(206)을 형성한다. 계속하여, 상기 터널 영역이 될 부분의 반도체 기판(200)에 불순물, 예컨대 N형 불순물을 주입하여 제1 불순물 영역(208)을 형성한다. 상기 제1 불순물 영역은 플로팅 접합 영역을 구성한다. 상기 제1 불순물 영역(208)은 N+ 불순물 영역으로 형성한다. 본 실시예에서, 상기 제1 불순물 영역(208)은 P를 50∼70KeV의 에너지 및 7.0E13∼1.0 E14/cm2의 도즈량으로 주입하거나, As를 60∼120KeV의 에너지 및 7.0E13∼1.5 E14/cm2의 도즈량으로 주입하여 형성한다. Next, a nitride film 204 is formed on the first oxide film 202. Next, a first photoresist pattern 206 is formed on the nitride film 204 to expose a portion to be a tunnel region in a later step. Subsequently, an impurity, for example, an N-type impurity, is injected into the semiconductor substrate 200 of the portion to be the tunnel region to form the first impurity region 208. The first impurity region constitutes a floating junction region. The first impurity region 208 is formed of an N + impurity region. In the present embodiment, the first impurity region 208 injects P at an energy of 50 to 70 KeV and a dose of 7.0E13 to 1.0 E14 / cm 2 , or As to energy of 60 to 120 KeV and 7.0E13 to 1.5 E14. It is formed by injecting with a dose of / cm 2

도 4를 참조하면, 상기 제1 포토레지스트 패턴(206)을 마스크로 상기 질화막(204)을 선택적으로 식각한다. 이에 따라, 제1 불순물 영역(208) 상부의 제1 산화막(202)을 노출시키는 질화막 패턴(204a)이 형성된다.Referring to FIG. 4, the nitride film 204 is selectively etched using the first photoresist pattern 206 as a mask. As a result, the nitride film pattern 204a exposing the first oxide film 202 on the first impurity region 208 is formed.

도 5를 참조하면, 상기 제1 포토레지스트 패턴(206)을 제거한다. 이어서, 상기 노출된 제1 산화막(202) 부분에 제2 산화막(210)을 형성한다. 즉, 상기 질화막 패턴(204a)을 산화방지마스크로 하여, 상기 반도체 기판(200)을 산화시켜 제1 불순물 영역(208) 상부에 상기 제1 산화막(202)보다 두꺼운 제2 산화막(210)을 형성한다. 상기 제2 산화막(210)은 후공정에서 제1 불순물 영역(플로팅 접합 영역) 상에 형성되는 제2 메모리 게이트 산화막이 될 부분이다. Referring to FIG. 5, the first photoresist pattern 206 is removed. Subsequently, a second oxide film 210 is formed on the exposed first oxide film 202. That is, the semiconductor substrate 200 is oxidized using the nitride film pattern 204a as an oxidation mask to form a second oxide film 210 thicker than the first oxide film 202 on the first impurity region 208. do. The second oxide film 210 is a portion to be a second memory gate oxide film formed on the first impurity region (floating junction region) in a later process.

도 6을 참조하면, 상기 질화막 패턴(204a)을 제거한다. 상기 질화막 패턴(204a)이 제거됨으로 인해, 반도체 기판 상에는 제1 산화막(202)이 형성되어 있고, 제1 불순물 영역(208) 상에는 제1 산화막(202)보다 두께가 두꺼운 제2 산화막(210)이 형성되어 있다. Referring to FIG. 6, the nitride film pattern 204a is removed. As the nitride film pattern 204a is removed, the first oxide film 202 is formed on the semiconductor substrate, and the second oxide film 210 thicker than the first oxide film 202 is formed on the first impurity region 208. Formed.

도 7을 참조하면, 상기 제2 산화막(210)의 일부를 노출시키는 제2 포토레지스트 패턴(212)을 형성한다. 상기 제2 포토레지스트 패턴(212)은 후공정에서 터널 산화막을 형성하기 위한 마스크 패턴이다. 계속하여, 상기 제2 포토레지스트 패턴(212)을 마스크로 제2 산화막(210)을 식각하여 제3 두께의 터널 산화막(214)을 형성한다. 상기 터널 산화막(214)의 두께는 상기 제1 산화막(202)의 두께보다 작은 두께로 형성한다. 상기 터널 산화막(214)은 70∼80Å의 두께로 형성한다. Referring to FIG. 7, a second photoresist pattern 212 exposing a portion of the second oxide film 210 is formed. The second photoresist pattern 212 is a mask pattern for forming a tunnel oxide layer in a later step. Subsequently, the second oxide film 210 is etched using the second photoresist pattern 212 to form a tunnel oxide film 214 having a third thickness. The tunnel oxide film 214 has a thickness smaller than that of the first oxide film 202. The tunnel oxide film 214 is formed to a thickness of 70 to 80 Å.

도 8을 참조하면, 상기 제2 포토레지스트 패턴(212)을 제거한다. 이렇게 되면, 반도체 기판(200) 상에 제1 두께의 제1 산화막(202)과, 제1 두께보다 두꺼운 제2 두께의 제2 산화막(210), 및 상기 제1 두께보다 얇은 제3 두께의 터널 산화막(214)이 형성된 상태가 된다. 상기 제2 산화막(210) 및 터널 산화막(214)은 제1 불순물 영역(플로팅 접합 영역, 208) 상에 형성된다. Referring to FIG. 8, the second photoresist pattern 212 is removed. In this case, the first oxide film 202 having the first thickness, the second oxide film 210 having the second thickness thicker than the first thickness, and the tunnel having the third thickness thinner than the first thickness are formed on the semiconductor substrate 200. The oxide film 214 is formed. The second oxide film 210 and the tunnel oxide film 214 are formed on the first impurity region (floating junction region 208).

도 9를 참조하면, 제1 산화막(202), 터널 산화막(214) 및 제2 산화막(210)이 형성된 반도체 기판(200)의 전면에 제1 도전막(216)을 형성한다. 상기 제1 도전막(216)은 불순물이 도핑된 폴리실리콘막으로 형성한다. 본 실시예에서, 상기 제1 도전막(216)은 1000∼2000 Å의 두께로 형성한다. Referring to FIG. 9, a first conductive layer 216 is formed on the entire surface of the semiconductor substrate 200 on which the first oxide layer 202, the tunnel oxide layer 214, and the second oxide layer 210 are formed. The first conductive layer 216 is formed of a polysilicon layer doped with impurities. In the present embodiment, the first conductive film 216 is formed to a thickness of 1000 to 2000 kPa.

다음에, 상기 제1 도전막(216) 상에 절연막(218)을 형성한다. 상기 절연막(218)은 ONO막(산화막-질화막-산화막)을 이용하여 형성한다. 상기 절연막(218) 상에 제2 도전막(220)을 형성한다. 상기 제2 도전막(220)은 불순물이 도핑된 폴리실리콘막으로 형성한다. 본 실시예에서, 상기 제2 도전막(220)은 1000∼2000 Å의 두께로 형성한다.Next, an insulating film 218 is formed on the first conductive film 216. The insulating film 218 is formed using an ONO film (oxide film-nitride film-oxide film). The second conductive layer 220 is formed on the insulating layer 218. The second conductive layer 220 is formed of a polysilicon layer doped with impurities. In the present embodiment, the second conductive film 220 is formed to a thickness of 1000 to 2000 kPa.

도 10를 참조하면, 상기 제2 도전막(220), 절연막(218), 제1 도전막(216), 제2 산화막(214) 및 제1 산화막(204)을 순차적으로 패터닝한다. 이에 따라, 메모리 트랜지스터의 게이트 스택(222) 및 메모리 게이트 산화막(215)이 형성되고, 상기 게이트 스택과 이격되어 반도체 기판 상에 선택 트랜지스터의 게이트(224)와 선택 게이트 산화막(202b)이 형성된다. Referring to FIG. 10, the second conductive film 220, the insulating film 218, the first conductive film 216, the second oxide film 214, and the first oxide film 204 are sequentially patterned. Accordingly, the gate stack 222 and the memory gate oxide layer 215 of the memory transistor are formed, and the gate 224 and the selection gate oxide layer 202b of the selection transistor are formed on the semiconductor substrate to be spaced apart from the gate stack.

상기 메모리 트랜지스터의 게이트 스택(222)은 플로팅 게이트(216a), 절연막 패턴(218a), 컨트롤 게이트(220a)로 구성된다. 상기 메모리 게이트 산화막(215)은 제1 두께의 제1 메모리 게이트 산화막(202a)과 상기 제1 메모리 게이트 산화막(202a)의 제1 두께보다 두꺼운 제2 메모리 게이트 산화막(210a)으로 형성된다. 상기 터널 산화막(214)은 상기 제2 메모리 게이트 산화막(210a) 내에 상기 제1 메모리 게이트 산화막보다 얇은 제3 두께로 형성된다. 상기 선택 트랜지스터의 게이트(224)는 제2 도전막 패턴(220b), 절연막 패턴(218b), 제1 도전막 패턴(216b)으로 형성된다. 상기 선택 트랜지스터의 선택 게이트 산화막(202b)은 상기 제1 메모리 게이트 산화막(202a)과 동일한 두께로 형성된다.The gate stack 222 of the memory transistor includes a floating gate 216a, an insulating layer pattern 218a, and a control gate 220a. The memory gate oxide layer 215 is formed of a first memory gate oxide layer 202a having a first thickness and a second memory gate oxide layer 210a thicker than a first thickness of the first memory gate oxide layer 202a. The tunnel oxide layer 214 is formed in the second memory gate oxide layer 210a to have a third thickness thinner than that of the first memory gate oxide layer. The gate 224 of the selection transistor is formed of the second conductive film pattern 220b, the insulating film pattern 218b, and the first conductive film pattern 216b. The select gate oxide film 202b of the select transistor is formed to have the same thickness as the first memory gate oxide film 202a.

계속하여, 도 2에 도시한 바와 같이 상기 게이트 스택(222)의 일측벽 및 게이트(224)의 일측벽에 얼라인되어 상기 반도체 기판(200)에 제2 불순물 영역(226)을 형성하여 상기 제1 불순물 영역(208)과 제2 불순물 영역(226)으로 구성된 플로팅 접합 영역(228)을 형성한다. 다시 말해, 메모리 트랜지스터의 게이트 스택(222)과 선택 트랜지스터의 게이트(224) 사이에 제2 불순물 영역(226)을 형성하여, 상기 제1 불순물 영역 및 제2 불순물 영역(226)은 플로팅 접합 영역(228)을 구성한다. 상기 제2 불순물 영역(226)은 상기 반도체 기판(200)이 p형 실리콘 기판일 경우 P를 70-120KeV의 에너지 및 5.0E12-1.2E13/cm2의 도즈량으로 주입하여 N-불순물 영역으로 형성한다. Subsequently, as shown in FIG. 2, the second impurity region 226 is formed on the semiconductor substrate 200 by being aligned with one side wall of the gate stack 222 and one side wall of the gate 224. A floating junction region 228 composed of the first impurity region 208 and the second impurity region 226 is formed. In other words, a second impurity region 226 is formed between the gate stack 222 of the memory transistor and the gate 224 of the selection transistor, so that the first impurity region and the second impurity region 226 are a floating junction region ( 228). When the semiconductor substrate 200 is a p-type silicon substrate, the second impurity region 226 is formed as an N-impurity region by injecting P with an energy of 70-120 KeV and a dose amount of 5.0E12-1.2E13 / cm 2 . do.

다음에, 게이트 스택(222)의 타측벽에 얼라인되어 상기 반도체 기판(200)에 소오스 영역(230)을 형성하고, 상기 게이트(224)의 타측벽에 얼라인되어 상기 반도체 기판(200)에 드레인 영역(232)을 형성한다. 다시 말해, 상기 메모리 트랜지스터의 게이트 스택(222)의 좌측에 소오스 영역(230)과 선택 트랜지스터의 게이트(224)의 우측에 드레인 영역(232)을 형성한다. 상기 소오스(230) 영역 및 드레인 영역(232)은 상기 반도체 기판(200)이 p형 실리콘 기판일 경우 As를 30-80KeV의 에너지 및 9.0E14-9.0E15/cm2의 도즈량으로 주입하여 N+불순물 영역으로 형성한다. Next, the source region 230 is formed on the semiconductor substrate 200 by being aligned with the other side wall of the gate stack 222, and aligned with the other side wall of the gate 224 to the semiconductor substrate 200. The drain region 232 is formed. In other words, the source region 230 is formed on the left side of the gate stack 222 of the memory transistor and the drain region 232 is formed on the right side of the gate 224 of the selection transistor. The source 230 region and the drain region 232 may be implanted with N + impurity by injecting As into the energy of 30-80 KeV and the dose of 9.0E14-9.0E15 / cm 2 when the semiconductor substrate 200 is a p-type silicon substrate. Form into areas.

상술한 바와 같이 본 발명의 이이피롬 소자는 터널 산화막의 크기 및 터널 산화막의 두께는 종래와 동일하게 유지하면서 플로팅 접합 영역(228) 상에 형성된 제2 메모리 게이트 산화막(210a)의 두께를 종래보다 두껍게 형성함으로써 커플링비를 증가시킬 수 있다. 이렇게 커플링비가 증가하면 이에 따라 본 발명의 이이피롬 소자는 셀의 크기를 줄이고, 셀의 소거나 프로그램시 동작 전압을 낮출 수 있다.As described above, the ypyrom device of the present invention has a larger thickness of the second memory gate oxide film 210a formed on the floating junction region 228 than the conventional one while maintaining the size of the tunnel oxide film and the thickness of the tunnel oxide film. By forming, the coupling ratio can be increased. In this way, if the coupling ratio is increased, the Y-pyrom device of the present invention can reduce the size of the cell and lower the operating voltage when the cell is small or programmed.

Claims (9)

반도체 기판 상에 형성된 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 제2 메모리 게이트 산화막 내에 제1 두께보다 작은 제3 두께로 형성된 터널 산화막; A memory gate oxide film formed of a first memory gate oxide film having a first thickness formed on a semiconductor substrate, a second memory gate oxide film having a second thickness thicker than the first thickness, and smaller than a first thickness in the second memory gate oxide film; A tunnel oxide film formed to a third thickness; 상기 메모리 게이트 산화막, 및 터널 산화막 상에 순차적으로 형성된 플로팅 게이트, 절연막 패턴 및 컨트롤 게이트;A floating gate, an insulating layer pattern, and a control gate sequentially formed on the memory gate oxide layer and the tunnel oxide layer; 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되고 상기 제1 메모리 게이트 산화막의 일측의 상기 반도체 기판에 형성된 소오스 영역; 및 A source region aligned with one side wall of the floating gate and the control gate and formed in the semiconductor substrate on one side of the first memory gate oxide layer; And 상기 플로팅 게이트 및 컨트롤 게이트의 타측벽에 얼라인되어 형성되면서도 상기 제2 메모리 게이트 산화막 및 터널 산화막의 하부의 반도체 기판에도 형성된 플로팅 접합 영역을 포함하여 이루어지는 것을 특징으로 하는 이이피롬 소자.And a floating junction region aligning to the other side walls of the floating gate and the control gate and formed on the semiconductor substrate under the second memory gate oxide layer and the tunnel oxide layer. 제1항에 있어서, 상기 플로팅 접합 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우, N+ 불순물 영역 및 N- 불순물 영역인 것을 특징으로 하는 이이피롬 소자.The ypyrom device according to claim 1, wherein the floating junction region is an N + impurity region and an N− impurity region when the semiconductor substrate is a P-type silicon substrate. 반도체 기판에 형성된 메모리 트랜지스터 및 선택 트랜지스터를 포함하여 이루어지는 이이피롬 소자에 있어서,In the ypyrom element comprising a memory transistor and a selection transistor formed on a semiconductor substrate, 상기 메모리 트랜지스터는, 반도체 기판 상에서 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 메모리 게이트 산화막 내에 제1 두께보다 작은 제3 두께로 형성된 터널 산화막, 상기 메모리 게이트 산화막 및 터널 산화막 상에는 순차적으로 형성된 플로팅 게이트, 절연막 패턴 및 컨트롤 게이트와, 상기 플로팅 게이트 및 컨트롤 게이트의 일측벽에 얼라인되어 상기 제1 메모리 게이트 산화막 일측의 반도체 기판에 형성된 소오스 영역과, 상기 플로팅 게이트 및 컨트롤 게이트의 타측벽에 얼라인되어 형성되면서도 상기 제2 메모리 게이트 산화막 및 터널 산화막의 하부의 반도체 기판에도 형성된 플로팅 접합 영역을 포함하고,The memory transistor may include a memory gate oxide film including a first memory gate oxide film having a first thickness, a second memory gate oxide film having a second thickness thicker than the first thickness, and a first thickness in the memory gate oxide film on a semiconductor substrate. The floating gate, the insulating layer pattern, and the control gate sequentially formed on the tunnel oxide film, the memory gate oxide film, and the tunnel oxide film having a small third thickness are aligned with one side walls of the floating gate and the control gate, and the one side of the first memory gate oxide film. A source region formed on the semiconductor substrate of the semiconductor substrate and a floating junction region formed on the semiconductor substrate under the second memory gate oxide layer and the tunnel oxide layer while being aligned with the other side walls of the floating gate and the control gate, 상기 선택 트랜지스터는 상기 메모리 트랜지스터와 이격되어 형성된 선택 게이트 산화막과, 상기 선택 게이트 산화막 상에 형성된 게이트와, 상기 게이트의 일측벽에 얼라인되어 형성된 드레인 영역을 포함하여 이루어지는 것을 특징으로 하는 이이피롬 소자.And the select transistor comprises a select gate oxide film formed to be spaced apart from the memory transistor, a gate formed on the select gate oxide film, and a drain region aligned with one side wall of the gate. 제3항에 있어서, 상기 메모리 트랜지스터의 소오스 영역 및 선택 트랜지스터의 드레인 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N+ 불순물 영역인 것을 특징으로 하는 이이피롬 소자.4. The ypyrom device according to claim 3, wherein the source region of the memory transistor and the drain region of the selection transistor are N + impurity regions when the semiconductor substrate is a P-type silicon substrate. 제3항에 있어서, 상기 플로팅 접합 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N- 불순물 영역 및 N+ 불순물 영역인 것을 특징으로 하는 이이피롬 소자.4. The ypyrom device according to claim 3, wherein the floating junction region is an N− impurity region and an N + impurity region when the semiconductor substrate is a P-type silicon substrate. 반도체 기판 상에 제1 두께의 제1 산화막을 형성하는 단계;Forming a first oxide film of a first thickness on the semiconductor substrate; 상기 반도체 기판에 불순물을 주입하여 플로팅 접합 영역을 구성하는 제1 불순물 영역을 형성하는 단계;Implanting impurities into the semiconductor substrate to form a first impurity region constituting a floating junction region; 상기 제1 불순물 영역 상에 제1 산화막보다 두께가 두꺼운 제2 두께의 제2 산화막을 형성하는 단계;Forming a second oxide film having a second thickness thicker than the first oxide film on the first impurity region; 상기 제2 산화막을 선택적으로 식각하여 상기 제2 산화막 내에 상기 제1 두께보다 얇은 제3 두께의 터널 산화막을 형성하는 단계;Selectively etching the second oxide film to form a tunnel oxide film having a third thickness thinner than the first thickness in the second oxide film; 상기 제1 산화막, 터널 산화막 및 제2 산화막이 형성된 반도체 기판의 전면에 제1 도전막, 절연막 및 제2 도전막을 순차적으로 형성하는 단계;Sequentially forming a first conductive film, an insulating film, and a second conductive film on an entire surface of the semiconductor substrate on which the first oxide film, the tunnel oxide film, and the second oxide film are formed; 상기 제2 도전막, 절연막, 제1 도전막, 제2 산화막 및 제1 산화막을 패터닝하여, 상기 반도체 기판 상에 제1 두께의 제1 메모리 게이트 산화막과, 상기 제1 두께보다 두꺼운 제2 두께의 제2 메모리 게이트 산화막으로 구성된 메모리 게이트 산화막과, 상기 메모리 게이트 산화막 및 터널 산화막 상에 순차적으로 게이트 스택을 형성하고, 상기 게이트 스택과 이격되어 상기 반도체 기판 상에 선택 게이트 산화막과 게이트를 순차적으로 형성하는 단계;Patterning the second conductive film, the insulating film, the first conductive film, the second oxide film, and the first oxide film to form a first memory gate oxide film having a first thickness and a second thickness thicker than the first thickness on the semiconductor substrate. Sequentially forming a gate stack on a memory gate oxide layer including a second memory gate oxide layer, the memory gate oxide layer, and a tunnel oxide layer, and sequentially forming a selection gate oxide layer and a gate on the semiconductor substrate to be spaced apart from the gate stack. step; 상기 게이트 스택의 일측벽 및 게이트의 일측벽에 얼라인되어 상기 반도체 기판에 제2 불순물 영역을 형성하여 상기 제1 불순물 영역과 제2 불순물 영역으로 구성된 플로팅 접합 영역을 형성하는 단계; 및 Forming a floating junction region including the first impurity region and the second impurity region by forming a second impurity region in the semiconductor substrate aligned with one side wall of the gate stack and one side wall of the gate; And 상기 게이트 스택의 타측벽에 얼라인되고 상기 제1 메모리 게이트 산화막 일측의 상기 반도체 기판에 소오스 영역을 형성하고, 상기 게이트의 타측벽에 얼라인되어 상기 반도체 기판에 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 이이피롬 소자의 제조방법.Forming a source region in the semiconductor substrate on one side of the gate stack and aligned on the other side wall of the gate stack, and forming a drain region in the semiconductor substrate on the other side wall of the gate; A method for manufacturing an ypyrom element, characterized in that it is made. 제6항에 있어서, 상기 플로팅 접합 영역은 상기 반도체 기판이 P형 실리콘 기판일 경우 N- 불순물 영역 또는 N+ 불순물 영역으로 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.The method of claim 6, wherein the floating junction region is formed of an N− impurity region or an N + impurity region when the semiconductor substrate is a P-type silicon substrate. 제6항에 있어서, 상기 선택 게이트 산화막은 제1 메모리 게이트 산화막의 두께와 동일하게 형성하는 것을 특징으로 하는 이이피롬 소자의 제조방법.7. The method of claim 6, wherein the select gate oxide film is formed to have the same thickness as the first memory gate oxide film. 제6항에 있어서, 상기 제2 두께의 제2 산화막을 형성하는 단계는, The method of claim 6, wherein the forming of the second oxide film having the second thickness comprises: 상기 제1 산화막 상에 질화막을 형성하는 단계와,Forming a nitride film on the first oxide film; 상기 질화막을 선택적으로 식각하여 상기 제1 불순물 영역 상부의 제1 산화막을 노출시키는 질화막 패턴을 형성하는 단계와,Selectively etching the nitride film to form a nitride film pattern exposing the first oxide film over the first impurity region; 상기 질화막 패턴을 산화 방지 마스크로 하여 상기 반도체 기판을 산화시키는 단계와,Oxidizing the semiconductor substrate using the nitride film pattern as an anti-oxidation mask; 상기 질화막 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 이이피롬 소자의 제조방법.And removing the nitride film pattern.
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