KR20010004928A - 보이드를 이용한 전도층간 기생 커패시턴스 감소 방법 - Google Patents
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Abstract
본 발명은 보이드를 이용한 전도층간 기생 커패시턴스 감소 방법에 관한 것으로, 전면 식각을 이용하여 콘택 플러그를 형성하는 과정에서 콘택 플러그의 높이를 보이드를 형성한 절연층까지 낮게 한 후에 대상 절연층을 습식 식각등을 이용하여 모두 제거하여 보이드를 형성하고 이렇게 형성된 보이드를 이용하여 저유전률 절연막 역할을 하도록 함으로써 기생 커패시턴스를 줄여 소자의 전기적 특성을 개선시킬 수 있는 효과가 있다.
Description
본 발명은 보이드(Void)를 이용한 전도층간 기생 커패시턴스 감소 방법에 관한 것으로, 보다 상세하게는 전도층 사이에 보이드를 이용한 저유전막을 형성하여 기생 커패시턴스를 줄임으로서 소자의 전기적 특성을 개선시킨 보이드를 이용한 전도층간 기생 커패시턴스 감소 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화됨에 따라 전도층 사이의 거리가 점점 좁아지면서 전도층간의 기생 커패시턴스값이 점점 증가하였다. 더구나 자기 정렬 방식의 콘택 형성이 일반화 되면서 사용되는 식각 방지막이 대부분 유전률이 낮은 것들어어서 더욱 문제가 커지고 있다. 종래에서는 이를 극복하기 위하여 저유전률막에 대한 실험이 활발히 진행되고 있다.
이와 같이, 종래의 반도체 소자에서는 소자가 고집화됨에 따라 전도층 사이의 간격이 좁아지면서 전도층간의 기생 커패시턴스값이 점점 증가되어 소자의 전기적 특성이 나빠지는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 전면 식각을 이용하여 콘택 플러그(contact plug)를 형성하는 과정에서 콘택 플러그의 높이를 보이드(void)를 형성한 절연층까지 낮게 한 후에 대상 절연층을 습식 식각등을 이용하여 모두 제거하여 보이드를 형성하고 이렇게 형성된 보이드를 이용하여 저유전률 절연막 역할을 하도록 함으로써 기생 커패시턴스를 줄인 보이드를 이용한 전도층간 기생 커패시턴스 감소 방법을 제공하는데 있다.
도 1a 내지 도 1e는 본 발명에 의한 반도체 소자의 제조 공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 제 1 전도층 2 : 제 1 절연층
3 : 제 2 전도층 4 : 제 3 절연층
5 : 제 4 절연층 6 : 제 5 절연층
7 : 제 2 전도층 8 : 보이드
9 : 제 6 절연층
상기 목적을 달성하기 위하여, 본 발명의 보이드를 이용한 전도층간 기생 커패시턴스 감소 방법은,
적어도, 제 1 전도층(1) 위에 제 1 절연층(2)을 증착하고 감광막을 이용하여 패턴을 형성하는 제 1 단계와,
상기 결과물 위에 제 2 절연층(3)을 증착하고 전면식각하여 스패이서 형태로 만드는 제 2 단계와,
상기 결과물 위에 식각 방지막으로 쓰이는 제 3 절연층(4)을 증착하는 제 3 단계와,
상기 결과물 위에 층간 절연을 목적으로 하는 제 4 절연층(5)을 증착하는 제 4 단계와,
상기 결과물 위에 식각 방지막 역할을 하는 제 5 절연층(6)을 증착하는 제 5 단계와,
상기 결과물 위에 감광막을 이용하여 콘택 플러그가 형성될 부분을 패턴하고 상기 제 4 및 제 5 절연층을 식각하는 제 6 단계와,
상기 결과물 위에 제 2 전도층(7)을 증착한후 전면 식각을 행하되 상기 제 4 절연층(5)이 드러나게 하는 제 7 단계와,
상기 결과물 위에 전면 식각을 이용하여 상기 제 4 절연층(5)을 제거하는 제 8 단계와,
상기 결과물 위에 제 6 절연층(9)을 증착하는 제 9 단계를 구비하여 이루어진 것을 특징으로 한다.
상기 방법에 더하여, 상기 제 4 절연층(5)을 제거하기 위한 방법으로 습식 식각을 사용하는 것이 바람직하다.
그리고, 상기 제 4 절연층(5)은 도핑된 실리콘 산화막인 것이 바람직하다.
그리고, 상기 제 4 절연층(5)을 제거하기 위한 방법으로 등방성 건식 식각을 사용하는 것이 바람직하다.
그리고, 상기 제 4 절연층(5)은 SOG를 이용하는 것이 바람직하다.
그리고, 상기 제 6 절연층(9)은 스텝 커버리지가 나쁜 물질을 사용하는 것이 바람직하다.
그리고, 상기 제 6 절연층(9)은 PE-CVD 방법으로 증착하는 실리콘 산화막인 것이 바람직하다.
그리고, 제 4 절연층(5)은 일부만을 제거하거나 전부를 제거하는 것이 바람직하다.
그리고, 상기 제 6 절연층(9)으로 보이드를 채우되, 상기 제 6 절연층(9)을 저유전막으로 사용하는 것이 바람직하다.
그리고, 상기 제 3 절연층(4)은 실리콘 질화막을 사용하는 것이 바람직하다.
그리고, 상기 제 1 전도층(1)은 디램 소자의 게이트나 비트 라인, 또는 소자의 내부 접속층으로 사용하는 것이 바람직하다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 1a 내지 도 1e는 본 발명에 의한 반도체 소자의 제조 공정 단면을 도시한 것이다.
도 1a의 공정은, 셀프 어라인 콘택(Self-Align-Contact)을 사용하는 경우에 일반적으로 사용되는 전도층 및 절연층의 구성 방법이다.
도시한 바와 같이, 제 1 전도층(1) 위에 제 1 절연층(2)을 증착하고 감광막을 이용하여 식각하여 패턴을 형성한 후에 식각 방지막 역할을 하는 제 2 절연층(3)을 증착하고 전면식각하여 스패이서(Spacer)형태로 만든다. 다음에 다시 식각 방지막으로 쓰이는 제 3 절연층(4)을 증착한다. 그리고, 층간 절연막 혹은 평탄화 목적의 제 4 절연층(5)을 증착하고 평탄화 작업을 한다. 그위에 식각 방지막 역할을 하게될 제 5 절연층(6)을 증착한다.
도 1b의 공정은, 감광막을 이용하여 콘택이 열릴 부분을 형성하기 위해 제 5 절연층(6) 및 제 4 절연층(5)을 식각하고 그위에 제 2 전도층(7)을 증착한 것이다.
도 1c의 공정은, 상기 제 2 전도층(7)에 대해 전면 식각을 하되 제 5 절연층(6)밑으로까지 식각하여 제 4 절연층(5)이 드러나도록 한 것이다.
도 1d의 공정은, 습식 식각을 이용하여 제 4 절연층(5)을 제거한 것이다. 이때 제 5 절연층(6) 및 제 3 절연층(4)이 식각 방지막의 역할을 한다.
도 1e의 공정은, 제 6 절연층(9)을 증착하여 제 5 절연층(6)의 틈새를 막아 후속공정이 가능하도록 한 것이다. 이때, 되도록 스텝 커버리지(Step Coverage)가 좋지 않은 물질을 증착하여 보이드(8)의 내부는 채우지 않도록 한다.
상기에서 설명한 본 발명에 의한 단계별 공정을 간략하게 설명하면 다음과 같다.
우선, 일반적으로 이용되는 방법대로 전도층과 절연층을 형성시키고, 그 위에 층간 절연을 목적으로 하는 절연층을 형성하고 평탄화 공정등을 진행한다. 그리고 그 위에 식각 방지막을 증착한다. 이때, 대개의 경우 식각 방지막 위에 콘택 플러그를 형성하게 되는 것이 일반적이다. 그러나, 본 발명에서는 콘택 플러그를 이용하여 보이드를 형성한다. 도시한 바와 같이, 전면 식각을 이용하여 콘택 플러그를 형성하는 과정에서 콘택 플러그의 높이를 보이드를 형성한 절연층까지 낮게 한 후에 대상 절연층을 습식 식각등을 이용하여 모두 제거한다. 이때 전에 증착했던 절연층들이 식각 방지막의 역할을 하게 된다. 이때, 상부에 틈이 생기게 되는데, 이 틈이 후속 공정에 영향을 주는 것을 막기 위해 다시 절연층을 증착한다. 이때 증착하는 절연층은 되도록 이면 스텝 커버리지가 좋지 않은 물질을 사용함으로써 내부에 형성된 보이드를 채우는 일이 없도록 하고 틈만 매울 수 있도록 한다. 그 이후에는 일반적인 후속 공정을 진행하여 소자를 완성하면 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 보이드를 이용한 전도층간 기생 커패시턴스 감소 방법에 의하면, 전면 식각을 이용하여 콘택 플러그를 형성하는 과정에서 콘택 플러그의 높이를 보이드(void)를 형성한 절연층까지 낮게 한 후에 대상 절연층을 습식 식각등을 이용하여 모두 제거하여 보이드를 형성하고 이렇게 형성된 보이드를 이용하여 저유전률 절연막 역할을 하도록 함으로써 기생 커패시턴스를 줄여 소자의 전기적 특성을 개선시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (14)
- 반도체 소자의 제조 방법에 있어서,적어도, 제 1 전도층(1) 위에 제 1 절연층(2)을 증착하고 감광막을 이용하여 패턴을 형성하는 제 1 단계와,상기 결과물 위에 제 2 절연층(3)을 증착하고 전면식각하여 스패이서 형태로 만드는 제 2 단계와,상기 결과물 위에 식각 방지막으로 쓰이는 제 3 절연층(4)을 증착하는 제 3 단계와,상기 결과물 위에 층간 절연을 목적으로 하는 제 4 절연층(5)을 증착하는 제 4 단계와,상기 결과물 위에 식각 방지막 역할을 하는 제 5 절연층(6)을 증착하는 제 5 단계와,상기 결과물 위에 감광막을 이용하여 콘택 플러그가 형성될 부분을 패턴하고 상기 제 4 및 제 5 절연층을 식각하는 제 6 단계와,상기 결과물 위에 제 2 전도층(7)을 증착한후 전면 식각을 행하되 상기 제 4 절연층(5)이 드러나게 하는 제 7 단계와,상기 결과물 위에 전면 식각을 이용하여 상기 제 4 절연층(5)을 제거하는 제 8 단계와,상기 결과물 위에 제 6 절연층(9)을 증착하는 제 9 단계를 구비하여 이루어진 것을 특징으로 하는 보이드를 이용한 전도층간 기생 커패시턴스 감소 방법.
- 제 1 항에 있어서,상기 제 4 절연층(5)을 제거하기 위한 방법으로 습식 식각을 사용하는 것을 특징으로 하는 보이드를 이용한 전도층간 기생 커패시턴스 감소 방법.
- 제 2 항에 있어서,상기 제 4 절연층(5)은 도핑된 실리콘 산화막인 것을 특징으로 하는 전도층간 기생 커패시턴스 감소 방법.
- 제 1 항에 있어서,상기 제 4 절연층(5)을 제거하기 위한 방법으로 등방성 건식 식각을 사용하는 것을 특징으로 하는 전도층간 기생 커패시턴스 감소 방법.
- 제 1 항에 있어서,상기 제 4 절연층(5)은 SOG를 이용하는 것을 특징으로 하는 전도층간 기생 커패시턴스 감소 방법.
- 제 1 항에 있어서,상기 제 6 절연층(9)은 스텝 커버리지가 나쁜 물질을 사용하는 것을 특징으로 하는 전도층간 기생 커패시턴스 감소 방법.
- 제 6 항에 있어서,상기 제 6 절연층(9)은 PE-CVD 방법으로 증착하는 실리콘 산화막인 것을 특징으로 하는 전도층간 기생 커패시턴스 감소 방법.
- 제 1 항에 있어서,상기 제 8 단계에서, 상기 제 4 절연층(5)의 일부만을 제거하는 것을 특징으로 하는 전도층간 기생 커패시턴스 감소 방법.
- 제 1 항에 있어서,상기 제 8 단계에서, 상기 제 4 절연층(5)의 전부를 제거하는 것을 특징으로 하는 전도층간 기생 커패시턴스 감소 방법.
- 제 1 항에 있어서,상기 제 6 절연층(9)으로 보이드를 채우되, 상기 제 6 절연층(9)을 저유전막으로 사용하는 것을 특징으로 하는 전도층간 기생 커패시턴스 감소 방법.
- 제 1 항에 있어서,상기 제 3 절연층(4)은 실리콘 질화막을 사용하는 것을 특징으로 하는 전도층간 기생 커패시턴스 감소 방법.
- 제 1 항에 있어서,상기 제 1 전도층(1)은 디램 소자의 게이트로 사용하는 것을 특징으로 하는 전도층간 기생 커패시터스 감소 방법.
- 제 1 항에 있어서,상기 제 1 전도층(1)은 디램 소자의 비트 라인으로 사용하는 것을 특징으로 하는 전도층간 기생 커패시터스 감소 방법.
- 제 1 항에 있어서,상기 제 1 전도층(1)은 소자의 내부 접속층으로 사용하는 것을 특징으로 하는 전도층간 기생 커패시터스 감소 방법.
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|---|---|---|---|---|
| CN109698164A (zh) * | 2017-10-20 | 2019-04-30 | 三星电子株式会社 | 集成电路器件及制造其的方法 |
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1999
- 1999-06-30 KR KR1019990025696A patent/KR20010004928A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109698164A (zh) * | 2017-10-20 | 2019-04-30 | 三星电子株式会社 | 集成电路器件及制造其的方法 |
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