KR20010004013A - 전자 차단막을 구비한 전계 방출 표시 소자 - Google Patents

Abstract

본 발명은 색 순도를 향상시킬 수 있는 전계 방출 표시 소자에 관한 것으로, 본 발명의 전계 방출 표시 소자는, 내측면 상에 수 개의 캐소드 라인들이 형성되고, 상기 캐소드 라인 상에는 수 개의 에미터 팁이 형성되며, 상기 캐소드 라인과 수직하게 수 개의 게이트 라인이 형성된 캐소드 기판과, 상기 캐소드 기판과 대향·배치되고, 내측면 상에 애노드 전극과 형광체들 및 상기 형광체들간의 색섞임을 방지하는 블랙 매트릭스가 형성된 애노드 기판이 스페이서의 개재하에 합착된 전계 발광 표시 소자에 있어서, 상기 캐소드 기판과 애노드 기판 사이에 상기 에미터 팁과 게이트 라인 사이에서 발생된 전자의 이동 경로를 제한하는 전자 차단막이 구비된 것을 특징으로 한다.

Description

전자 차단막을 구비한 전계 방출 표시 소자{Field emission display device having electron blocking layer}

본 발명은 전계 방출 표시 소자에 관한 것으로, 특히, 색순도를 향상시키기 위한 전자 차단막을 구비시킨 전계 방출 표시 소자에 관한 것이다.

전계 방출 표시 소자(Field Emission Display device : 이하, FED 소자)는 서로 대향하는 캐소드 기판과 애노드 기판이 스페이서의 개재하에 합착되고, 상기 기판들 사이가 10^-6Torr 이하의 고진공 상태로 유지되어 있는 구조이며, 캐소드 기판에 구비된 게이트와 수십에서 수만 개의 에미터 팁 사이에서 발생한 전자가 고진공에서 가속되어 애노드 기판에 구비된 형광체를 여기시켜 빛을 방출함으로써, 소정의 화상을 표시한다.

도 1은 종래의 FED 소자의 단위 셀을 도시한 단면도로서, 이를 참조하여 그 구성 및 그 동작을 살펴보면 다음과 같다.

먼저, 캐소드 기판(10)은 제1글래스 기판(1)과, 그 내측면 상에 등간격으로 형성된 캐소드 라인들(2), 상기 캐소드 라인(2) 상에 형성된 에미터 팁(3), 및 상기 에미터 팁(3) 상에 배치됨과 동시에 상기 에미터 팁(3)을 노출시키는 홀(4a)이 구비된 게이트 라인(4)을 포함한다.

다음으로, 애노드 기판(20)은 제2글래스 기판(11)과, 그 내측면 상에 ITO 금속막과 같은 투명 금속막으로 형성된 애노드 전극(12), 상기 애노드 전극(12) 상에 상기 캐소드 기판(10)의 에미터 팁(3)과 대향하도록 배치된 레드, 그린 및 블루의 형광체들(13a, 13b, 13c), 및 상기 형광체들(13a, 13b, 13c)간의 색섞임이 방지되도록, 상기 형광체들(13a, 13b, 13c) 사이에 배치된 블랙 매트릭스(14)를 포함한다.

그리고, 캐소드 기판(10)과 애노드 기판(20)은, 도시된 바와 같이, 그들간의 간격을 유지시키는 스페이서(30)의 개재하에 합착되며, 또한, 캐소드 기판(10)과 애노드 기판(20) 사이는 고진공 상태가 유지된다.

상기한 구조를 갖는 FED 소자의 동작을 살펴보면, 우선, 에미터 팁(3)과 게이트 라인(4) 사이에서 전자가 발생하게 되고, 이러한 전자는 고진공 하에서 가속되어 애노드 기판(20)에 구비된 형광체(13a, 13b, 13c)를 여기시키게 된다. 그런데, 여기된 형광체(13a, 13b, 13c)는 그의 안정 상태를 유지하기 위해 소정의 가시광선을 방출하기 때문에, 이 과정에서, 가시광선은 제2글래스 기판(11)으로 투과되고, 이 결과로, 소정의 화상이 표시된다. 도 1에서, 도면부호 P는 전자의 이동 경로를 나타낸다.

그러나, 상기와 같은 구조의 FED 소자는 그 구성시에 다음과 같은 이유에 근거하여 FED 소자의 화면품위가 저하되는 문제점이 있다.

즉, 에미터 팁과 게이트 라인 사이에서 발생되는 전자는 고진공 하에서 가속되어 해당하는 형광체만을 여기시켜야 한다. 그런데, 도 1에 도시된 바와 같이, 에미터 팁(3)과 게이트 라인(4) 사이에서 발생된 전자는 해당하는 형광체(13b) 뿐만 아니라, 이웃하는 형광체(13a, 13c)의 일부분을 함께 여기시키기 때문에, 이러한 이유에 근거하여 이웃하는 서브 셀(sub cell)들간의 크로스토크(Crosstalk)가 발생하게 되고, 이 결과로, 형광체(13a, 13b, 13c)의 색 순도가 저하되는 것에 의해 FED 소자의 화면품위가 저하된다.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 형광체의 색 순도를 향상시키기 위하여 캐소드 기판과 애노드 기판 사이에 서브 셀들간의 크로스토크를 방지할 수 있는 전자 차단막을 구비시킨 FED 소자를 제공하는데, 그 목적이 있다.

도 1은 종래 기술에 따른 전계 방출 표시 소자의 단위 셀을 도시한 단면도.

도 2는 본 발명의 실시예에 따른 전계 방출 표시 소자의 단위 셀을 도시한 단면도.

도 3은 본 발명의 실시예에 따른 전계 방출 표시 소자의 단위 셀을 도시한 분해 사시도.

도 4는 본 발명의 다른 실시예에 따른 전계 방출 표시 소자의 단위 셀을 도시한 단면도.

(도면의 주요 부분에 대한 부호의 설명)

41 : 제1글래스 기판 42 : 캐소드 라인

43 : 에미터 팁 43 : 게이트 라인

50 : 캐소드 기판 51 : 제2글래스 기판

52 : 애노드 전극 53a,53b,53c : 형광체

54 : 블랙 매트릭스 60 : 애노드 기판

70 : 전자 차단막 80a : 제1스페이서

80b : 제2스페이서 90 : 게터

상기와 같은 목적을 달성하기 위한 본 발명의 FED 소자는, 내측면 상에 수 개의 캐소드 라인들이 형성되고, 상기 캐소드 라인 상에는 수 개의 에미터 팁이 형성되며, 상기 캐소드 라인과 수직하게 수 개의 게이트 라인이 형성된 캐소드 기판과, 상기 캐소드 기판과 대향·배치되고, 내측면 상에 애노드 전극과 형광체들 및 상기 형광체들간의 색섞임을 방지하는 블랙 매트릭스가 형성된 애노드 기판이 스페이서의 개재하에 합착된 FED 소자에 있어서, 상기 캐소드 기판과 애노드 기판 사이에 상기 에미터 팁과 게이트 라인 사이에서 발생된 전자의 이동 경로를 제한하는 전자 차단막이 구비된 것을 특징으로 한다.

본 발명에 따르면, 기판들 사이에 전자의 이동 경로를 제한하는 전자 차단막을 구비시키기 때문에, 이웃하는 서브 셀들간의 크로스토크를 방지할 수 있으며, 이에 따라, 형광체의 색 순도를 향상시킬 수 있는 것에 기인하여, FED 소자의 화면품위를 향상시킬 수 있다.

이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 보다 자세히 설명하도록 한다.

도 2는 본 발명의 실시예에 따른 FED 소자의 단위 셀을 도시한 단면도로서, 이를 설명하면 다음과 같다.

먼저, 캐소드 기판(50)과 애노드 기판(60)은 종래와 마찬가지의 형태를 갖도록 구비된다. 자세하게, 캐소드 기판은(50) 제1글래스 기판(41)과, 그 내측면 상에 등간격으로 형성된 수 개의 캐소드 라인들(42), 상기 캐소드 라인(42) 상에 형성된 수 개의 에미터 팁(43), 및 상기 에미터 팁(43) 상에 배치됨과 동시에 상기 에미터 팁(43)을 노출시키는 홀(44a)이 구비되고, 상기 캐소드 라인(41)과 수직하는 수 개의 게이트 라인(44)을 포함하여 구성된다. 그리고, 애노드 기판(60)은 제2글래스 기판(51)과, ITO 금속막과 같은 투명 금속막으로 이루어져, 상기 제2글래스 기판(51) 상에 형성되는 애노드 전극(52), 상기 애노드 전극(52) 상에 상기 캐소드 기판(50)의 에미터 팁(43)과 대향하도록 배치된 레드(R), 그린(G) 및 블루(B)의 형광체들(53a, 53b, 53c), 및 상기 형광체들(53a, 53b, 53c)간의 색섞임이 방지되도록, 상기 형광체들(53a, 53b, 53c) 사이에 배치된 블랙 매트릭스(54)를 포함하여 구성된다.

한편, 상기한 캐소드 기판(50)과 애노드 기판(60) 사이에는 전자 차단막(70)이 구비된다. 이러한 전자 차단막(70)은 전자의 이동 경로를 제한하기 위한 것으로서, 크롬, 니켈, 철 또는 이들의 합금으로 이루어진 전도성 물질로 형성되거나, 알루미나, 지르코니아 및 실리카와 같은 세라믹 물질이나, 또는, 실리콘산화막, 실리콘질산화막, 실리콘질화막과 같이 전도성 물질에 절연성 물질이 코팅된 비전도성 물질로 형성된다. 또한, 캐소드 기판(50)과 애노드 기판(60) 사이의 갭(gap)은, 통상, 1∼7㎜이므로, 전자 차단막(70)은 200∼3,000㎛ 두께로 구비되고, 특히, 해당하는 형광체 부분만을 노출시키도록, 매트릭스 형태로 구비된다.

그리고, 기판들(50, 60) 사이의 간격을 유지시키는 스페이서(80a, 80b)는, 종래와는 달리, 캐소드 기판(50) 상에 형성된 제1스페이서(80a)와 전자 차단막(70) 상에 형성된 제2스페이서(80b)를 포함하여 이루어진다. 이때, 제1 및 제2스페이서 (80a, 80b)의 높이와 전자 차단막(70)의 두께를 포함한 전체 두께는 기판들(50, 60)간의 갭과 유사하다.

상기와 같은 구조를 갖는 전자 차단막이 구비된 FED 소자의 구동을 살펴보면, 다음과 같다.

도시된 바와 같이, 에미터 팁(43)과 게이트 라인(44) 사이에서 전자가 발생되고, 이러한 전자는 고진공 하에서 가속되어, 해당하는 형과체를 여기시키게 된다. 도면부호 P는 전자의 이동 경로를 나타낸다.

그런데, 기판들(50, 60) 사이의 고진공 갭 내에 전자 차단막(70)이 구비되어 있기 때문에, 에미터 팁(43)과 게이트 라인(44) 사이에서 발생된 전자의 일부분은 전자 차단막(70)에 의해 차단되고, 일부분만이 상기 전자 차단막(70)을 통과하여 수직 상부에 배치된 형광체 부분으로 이동된다.

따라서, 전자는 해당하는 형광체만을 여기시키기 때문에, 이웃하는 서브 셀들간의 크로스토크는 방지되고, 이에 따라, 형광체의 색 순도는 향상되는 것에 의해 FED 소자의 화면품위는 향상된다.

한편, 전자 차단막(70)은 전도성 물질로 형성되는 경우, 캐소드 라인과 같은 전압이 인가되는 것에 의해, 집속 전극의 역할을 수행하게 된다.

도 3은 본 발명의 실시예에 따른 전자 차단막이 구비된 FED 소자의 분해 사시도로서, 도시된 바와 같이, 캐소드 기판(50)과 애노드 기판(60)은 대향·배치되어 있고, 그들 사이에는 전자 차단막(70)이 배치되어 있으며, 스페이서(80a, 80b)는 캐소드 기판(50)과 전자 차단막(70)의 동일한 위치에 각각 형성되어 있다. 여기서, 전자 차단막(7)은, 전술한 바와 같이, 제1글래스 기판(41) 상에 형성된 캐소드 라인(42)과 게이트 라인(44)의 교차부만을 노출시키는 매트릭스 형태로 구비된다.

여기서, 미설명된 도면부호들은 도 2와 동일하다.

도 4는 본 발명의 다른 실시예에 따른 FED 소자를 도시한 단면도로서, 도시된 바와 같이, 본 발명의 다른 실시예에 따른 FED 소자는 전술한 본 발명의 실시예의 FED 소자와 동일한 구조를 갖되, 전자 차단막(70) 상에 수십Å 내지 수백㎛ 정도의 두께로된 게터(90)가 더 구비된다.

상기 게터(90)는 캐소드 기판(50)과 애노드 기판(60) 사이에서 발생된 불순 가스를 흡착·제거함으로써, 상기 기판들(50, 60) 사이의 고진공 상태가 유지되록 하는 기능을 하는 물질이로서, 이러한 게터(90)는 전자 차단막(70)의 상부는 물론 하부에 형성되거나, 혹은, 상·하부 모두에 형성 가능하다.

이상에서와 같이, 본 발명은 캐소드 기판과 애노드 기판 사이에 전자의 이동을 제한하는 전자 차단막을 구비시킴으로써, 이웃하는 형광체들간의 크로스토크를 방지할 수 있다. 따라서, 형광체의 색 순도를 향상시킬 수 있기 때문에, FED 소자의 화면품위를 향상시킬 수 있다.

또한, 전자 차단막의 상부 또는 하부, 혹은, 상·하부 모두에 게터를 구비시킴으로써, FED 소자의 수명 및 성능을 더욱 향상시킬 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (13)

1. 내측면 상에 수 개의 캐소드 라인들이 형성되고, 상기 캐소드 라인 상에는 수 개의 에미터 팁이 형성되며, 상기 캐소드 라인과 수직하게 수 개의 게이트 라인이 형성된 캐소드 기판과, 상기 캐소드 기판과 대향·배치되고, 내측면 상에 애노드 전극과 형광체들 및 상기 형광체들간의 색섞임을 방지하는 블랙 매트릭스가 형성된 애노드 기판이 스페이서의 개재하에 합착된 전계 발광 표시 소자에 있어서,

   상기 캐소드 기판과 애노드 기판 사이에 상기 에미터 팁과 게이트 라인 사이에서 발생된 전자의 이동 경로를 제한하는 전자 차단막이 구비된 것을 특징으로 하는 전계 방출 표시 소자.
2. 제 1 항에 있어서, 상기 전자 차단막은 캐소드 라인과 게이트 라인의 교차부를 노출시키는 매트릭스 형상으로 구비된 것을 특징으로 하는 전계 방출 표시 소자.
3. 제 1 항에 있어서, 상기 전자 차단막은 크롬, 니켈, 철, 또는, 이들의 합금으로 이루어진 전도성 물질로 형성된 것을 특징으로 하는 전계 방출 표시 소자.
4. 제 1 항에 있어서, 상기 전자 차단막은 알루미나, 지르코니아 및 실리카와 같은 세라믹 물질로 형성되거나, 혹은, 실리콘산화막, 실리콘질산화막 및 실리콘질화막과 같이 전도성 물질에 절연성 물질이 코팅된 비전도성 물질로 형성된 것을 특징으로 하는 전계 방출 표시 소자.
5. 제 1 항에 있어서, 상기 전자 차단막은 200∼3,000㎛ 두께로 구비된 것을 특징으로 하는 전계 방출 표시 소자.
6. 제 1 항에 있어서, 상기 전자 차단막 상부 또는 하부에 게터가 구비된 것을 특징으로 하는 전계 방출 표시 소자.
7. 제 1 항에 있어서, 상기 전자 차단막 상·하부 각각에 게터가 구비된 것을 특징으로 하는 전계 방출 표시 소자.
8. 제 1 항에 있어서, 상기 스페이서는 캐소드 기판 상에 형성된 제1스페이서와, 상기 전자 차단막 상에 형성된 제2스페이서로 이루어진 것을 특징으로 하는 전계 방출 표시 소자.
9. 내측면 상에 수 개의 캐소드 라인들이 형성되고, 상기 캐소드 라인 상에는 수 개의 에미터 팁이 형성되며, 상기 캐소드 라인과 수직하게 수 개의 게이트 라인이 형성된 캐소드 기판;

   상기 캐소드 기판과 대향·배치되고, 내측면 상에 애노드 전극과 형광체들 및 상기 형광체들간의 색섞임을 방지하는 블랙 매트릭스가 형성된 애노드 기판;

   상기 기판들 사이에 개재되며, 매트릭스 형상을 갖는 전자 차단막; 및

   상기 캐소드 기판 상에 형성된 제1스페이서와 상기 전자 차단막 상에 형성된 제2스페이서로 이루어져, 상기 캐소드 기판과 애노드 기판 사이의 간격을 유지하는 스페이서를 포함하여 이루어지는 것을 특징으로 하는 전계 발광 표시 소자.
10. 제 9 항에 있어서, 상기 전자 차단막은 크롬, 니켈, 철, 또는, 이들의 합금으로 이루어진 전도성 물질로 형성된 것을 특징으로 하는 전계 방출 표시 소자.
11. 제 9 항에 있어서, 상기 전자 차단막은 알루미나, 지르코니아 및 실리카와 같은 세라믹 물질로 형성되거나, 혹은, 실리콘산화막, 실리콘질산화막 및 실리콘질화막과 같이 전도성 물질에 절연성 물질이 코팅된 비전도성 물질로 형성된 것을 특징으로 하는 전계 방출 표시 소자.
12. 제 9 항에 있어서, 상기 전자 차단막은 200∼3,000㎛ 두께로 구비된 것을 특징으로 하는 전계 방출 표시 소자.
13. 제 9 항에 있어서, 상기 전자 차단막 상부, 하부, 또는, 상·하부 각각에 게터가 구비된 것을 특징으로 하는 전계 방출 표시 소자.