KR20010003759A - 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 백채널효과를 방지하여 오프전류를 감소시킬 수 있는 TFT의 제조방법을 제공한다.
본 발명에 따라, 게이트가 형성된 절연기판 상에 게이트 절연막을 형성하고, 게이트 상의 게이트 절연막 상에 채널층 및 오믹층을 형성한다. 그런 다음, 게이트 절연막 및 오믹층 상부에 상기 채널층의 상면을 노출시키면서 게이트의 양측과 오버랩하는 소오스 및 드레인을 형성하고, 노출된 채널층을 플라즈마 표면처리한다. 또한, 채널층은 실리콘보다 수소가 다량 함유된 수소화된 비정질 실리콘막으로 형성하거나, 실리콘보다 수소가 다량 함유된 수소화된 비정질 실리콘과 SiNx의 혼합물질을 단계적증착방법으로 증착하여 형성한다. 또한, 플라즈마 표면처리는 H2, N2, N2O/O2, CO2, CF4로 이루어진 그룹으로부터 선택되는 하나의 개스를 이용하여 진행한다.
Description
본 발명은 박막 트랜지스터의 제조방법에 관한 것으로, 특히 액티브 매트릭스형 액정 표시 소자에 사용되는 박막 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 액티브 매트릭스형 액정표시(active matrix-type liquid crystal display; AM-LCD) 소자는 얇아서 다양한 표시장치에 사용된다. 이러한 AM-LCD 장치에서, 박막 트랜지스터(thin film transistor; TFT)가 각 화소에 대한 스위칭 소자로서 제공되어, 개개의 화소전극들이 독립적으로 구동된다.
한편, 상기한 TFT중 BCE(Back-Channel Etched) 구조의 TFT에서는 채널층을 형성한 후 오믹층 및 소오스/드레인을 형성하기 때문에, 식각으로 인하여 백채널 표면의 결함밀도가 높아진다. 또한, 이러한 채널층의 결함밀도 및 채널물질의 무질서에 의해 홀(hole)이 실제 전류경로에 트랩되는 백채널효과(back channel effect)가 야기되어 결국 TFT의 오프전류를 증가된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 백채널효과를 방지하여 오프전류를 감소시킬 수 있는 TFT의 제조방법을 제공함에 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터의 게이트 전압-드레인 전류의 그래프.
(도면의 주요 부분에 대한 부호의 설명)
10 : 절연기판 11 : 게이트
12 : 게이트 절연막 13 : 채널층
14A, 14B : 오믹층 15A, 15B : 소오스 및 드레인
상기한 본 발명의 목적을 달성하기 위하여 본 발명에 따라, 게이트가 형성된 절연기판 상에 게이트 절연막을 형성하고, 게이트 상의 게이트 절연막 상에 채널층 및 오믹층을 형성한다. 그런 다음, 게이트 절연막 및 오믹층 상부에 상기 채널층의 상면을 노출시키면서 게이트의 양측과 오버랩하는 소오스 및 드레인을 형성하고, 노출된 채널층을 플라즈마 표면처리한다. 또한, 채널층은 실리콘보다 수소가 다량 함유된 수소화된 비정질 실리콘막으로 형성하거나, 실리콘보다 수소가 다량 함유된 수소화된 비정질 실리콘과 SiNx의 혼합물질을 단계적증착방법으로 증착하여 형성한다.
또한, 플라즈마 표면처리는 H2, N2, N2O/O2, CO2, CF4로 이루어진 그룹으로부터 선택되는 하나의 개스를 이용하여 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명의 실시에에 따른 TFT의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 유리와 같은 투명한 절연기판(10) 상에 게이트(11)를 형성하고, 기판 전면에 게이트 절연막(12)을 형성한다. 그런 다음, 게이트(11) 상의 게이트 절연막(12) 상부에 채널층(13)을 형성하고, 그 상부에 오믹층(14)을 형성한다. 본 발명에서는 채널층(13)의 벌크(bulk) 특성을 강화시키기 위하여, 채널층 (13)을 실리콘보다 수소가 다량 함유된 수소화된 비정질 실리콘막(a-Si:H)으로 형성하거나, 실리콘보다 수소가 다량 함유된 a-Si:H와 SiNx의 혼합물질막을 단계적증착방법(gradual depositon method)으로 증착하여 형성한다. 즉, 100%의 a-Si:H으로 이루어진 제 1 막과, 80%의 a-Si:H과 20%의 SiNx로 이루어진 제 2 막과, 20%의 a-Si:H와 50%의 SiNx로 이루어진 제 3 막을 단계적으로 증착하여 형성한다.
그리고 나서, 기판 전면에 소오스/드레인용 금속막을 증착하고, 상기 금속막과 오믹층(14)을 채널층(13)의 상면이 노출되도록 식각하여, 오믹층(14)의 개재하에 채널층(13) 및 게이트 절연막(12) 상에서 게이트(11)의 양 측과 오버랩하는 소오스/드레인(15)을 형성한다. 그리고 나서, 소오스/드레인(15) 형성을 위한 식각시 채널층(13) 표면에 밀집된 결함을 보상하기 위하여 노출된 채널층(13)을 플라즈마 표면처리한다. 바람직하게, 플라즈마 표면처리는 H2, N2, N2O/O2, CO2, CF4로 이루어진 그룹으로부터 선택되는 하나의 개스를 이용하여 진행한다. 이에 따라, 채널층 (13)의 결함이 보상된다. 예컨대, 도 2는 N2개스의 플라즈마를 이용하여 채널층(13)을 표면처리한 경우, 게이트 전압(VG)-드레인전류(ID)를 나타낸 그래프로서, 종래에 비하여 오프전류가 감소됨을 알 수 있다.
상기한 본 발명에 의하면, 채널층을 실리콘보다 수소가 다량 함유된 수소화된 비정질 실리콘막이나 실리콘보다 수소가 다량 함유된 a-Si:H와 SiNx의 혼합물질막을 단계적증착방법으로 증착하여 형성함으로써, 홀이 실제 전류경로에 트랩되는 것이 방지되고, 소오스/드레인의 식각 후 채널층을 플라즈마를 이용하여 표면처리함으로서, 채널층의 결함이 보상된다. 이에 따라, 백채널효과가 방지되어, 결국 TFT의 오프전류가 감소된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (3)
- 게이트가 형성된 절연기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 상의 상기 게이트 절연막 상에 채널층 및 오믹층을 형성하는 단계;상기 게이트 절연막 및 오믹층 상부에 상기 채널층의 상면을 노출시키면서 상기 게이트의 양측과 오버랩하는 소오스 및 드레인을 형성하는 단계; 및상기 노출된 채널층을 플라즈마 표면처리하는 단계를 포함하고,상기 채널층은 실리콘보다 수소가 다량 함유된 수소화된 비정질 실리콘막으로 형성하거나 실리콘보다 수소가 다량 함유된 수소화된 비정질 실리콘과 SiNx의 혼합물질로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 플라즈마 표면처리는 H2, N2, N2O/O2, CO2, CF4로 이루어진 그룹으로부터 선택되는 하나의 개스를 이용하여 진행하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 혼합물질은 단계적증착방법으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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Cited By (2)
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| US8198657B2 (en) | 2009-09-21 | 2012-06-12 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and method for manufacturing the same |
| CN110098126A (zh) * | 2019-05-22 | 2019-08-06 | 成都中电熊猫显示科技有限公司 | 一种薄膜晶体管的制作方法及薄膜晶体管和显示装置 |
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1999
- 1999-06-25 KR KR1019990024190A patent/KR20010003759A/ko not_active Application Discontinuation
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