KR20000073114A - Trench isolation method using selective epitaxial growth - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 트렌치 소자 분리 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a trench device isolation method.
반도체 소자의 집적도가 증가하고, 피쳐 사이즈(feature size)가 작아짐에 따라 소자 분리 영역이 축소되어 미세화되고 있다. 또한, 휴대용 기기의 발달에 따라 소비전력의 저전압화도 빠르게 진행되고 있다. 이와 같은 미세화 및 저소비전력화 추세에 맞추기 위하여는 소자의 특성 개선이 필수적으로 요구된다.As the degree of integration of semiconductor devices increases and feature sizes become smaller, device isolation regions are reduced and miniaturized. In addition, with the development of portable devices, the lowering of power consumption is also rapidly progressing. In order to meet the trend of miniaturization and low power consumption, improvement of device characteristics is essential.
소자 분리 기술은 반도체 소자의 제조 공정에 있어서 초기 단계에 해당하는 공정으로서, 활성 영역의 크기 및 후속 공정에서의 공정 마진(margin)을 좌우하게 되는 중요한 기술이다.Device isolation technology is an initial step in the manufacturing process of semiconductor devices, and is an important technology that determines the size of the active region and the process margin in subsequent processes.
고집적화된 반도체 소자를 제조할 때에는 소자 분리 방법으로서 트렌치 소자 분리 방법이 널리 사용되고 있다. 통상의 트렌치 소자 분리 방법에서는 실리콘 기판을 식각하여 트렌치를 형성하고, 여기에 절연 물질을 CVD(chemical vapor deposition) 방법에 의하여 매립한 후 이를 CMP(chemical mechanical polishing) 방법으로 평탄화하여 상기 트렌치 내에 소자 분리막을 형성한다.Trench element isolation is widely used as a device isolation method when fabricating highly integrated semiconductor devices. In a conventional trench device isolation method, a silicon substrate is etched to form a trench, and an insulating material is buried therein by a chemical vapor deposition (CVD) method and then planarized by a chemical mechanical polishing (CMP) method to form a trench in the device isolation film. To form.
그러나, 소자 분리 영역이 더욱 미세화되어 트렌치 영역의 아스펙트 비(aspect ratio)가 커짐에 따라 CVD 방법으로는 보이드(void) 없이 트렌치를 매립하는 것이 어렵게 되었다.However, as the device isolation region is further refined and the aspect ratio of the trench region is increased, it is difficult to bury the trench without voids by the CVD method.
이를 해결하기 위하여, 종래에는 AP(atmospheric pressure) CVD 방법 또는 HDP(high density plasma) CVD 방법에 의하여 트렌치를 절연 물질로 매립하는 방법을 이용하였다. 그러나, 이 방법에 의하면 스루풋(throughput)이 낮아지고, 아스펙트 비가 3.0 이상인 경우에는 이 방법을 적용하는 것이 불가능하다.In order to solve this problem, conventionally, a method of embedding a trench as an insulating material by an AP (atmospheric pressure) CVD method or a high density plasma (HDP) CVD method is used. However, according to this method, it is impossible to apply this method when the throughput is low and the aspect ratio is 3.0 or more.
또한, 상기한 종래 방법에 의하여 소자 분리 영역을 형성하고 난 후 계속되는 후속 공정시 상기 소자 분리 영역에서 받게 되는 열(thermal budget)에 의하여 상기 소자 분리 영역에 결함(defect)이 발생되는 문제가 있다. 즉, 트렌치 내에 HDP CVD 방법에 의하여 절연 물질을 매립하고 난 후, O2또는 N2분위기 하에서 열처리되는 공정을 반드시 거치게 된다. O2분위기 하에서 열처리하는 경우에는, 트렌치의 내벽에서는 실리콘과 실리콘 산화막과의 경계면에서 실리콘이 산화되고, 그에 따른 부피 팽창에 의하여 실리콘 기판에 스트레스(stress)가 가해져 스트레인(strain)이 발생된다. 또한, N2분위기 하에서 열처리하는 경우에도, 900℃ 이상의 높은 온도에서는 실리콘과 실리콘 산화막의 열팽창 계수의 차이에 의하여 실리콘 격자 내부에 결함이 발생된다.In addition, there is a problem that a defect occurs in the device isolation region due to the thermal budget received in the device isolation region in a subsequent process after forming the device isolation region by the conventional method described above. That is, after filling the insulating material in the trench by the HDP CVD method, the heat treatment is necessarily performed under an O 2 or N 2 atmosphere. In the case of heat treatment in an O 2 atmosphere, silicon is oxidized at the interface between the silicon and the silicon oxide film on the inner wall of the trench, and stress is applied to the silicon substrate due to volume expansion, resulting in strain. In addition, even when heat-treated under an N 2 atmosphere, at a high temperature of 900 ° C. or higher, defects occur in the silicon lattice due to a difference in thermal expansion coefficients of silicon and the silicon oxide film.
상기와 같이 실리콘 기판에 발생된 결함은 누설 전류를 야기하고, 소자의 동작 특성에 악영향을 미치게 된다.As described above, defects generated in the silicon substrate cause leakage current and adversely affect the operating characteristics of the device.
본 발명은 상기한 종래의 문제를 해결하고자 하는 것으로, 트렌치 내에 보이드가 형성되는 것을 방지하는 동시에 후속의 열처리시에도 실리콘 기판에 결함이 발생되는 것을 방지할 수 있는 트렌치 소자 분리 방법을 제공하는 것이다.The present invention is to solve the above-described problems, to provide a trench element isolation method that can prevent the formation of voids in the trench and at the same time prevent the occurrence of defects in the silicon substrate during the subsequent heat treatment.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.1 to 7 are cross-sectional views according to a process sequence to explain a trench device isolation method according to a preferred embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10: 반도체 기판, 12: 패드 산화막, 14: 실리콘 질화막, 16: HTO막, 22: 산화막, 24: 스페이서, 32: 실리콘 에피층, 34: 실리콘 산화막, 34a: 평탄화된 실리콘 산화막, T: 트렌치DESCRIPTION OF REFERENCE NUMERALS 10: semiconductor substrate, 12: pad oxide film, 14: silicon nitride film, 16: HTO film, 22: oxide film, 24: spacer, 32: silicon epi layer, 34: silicon oxide film, 34a: planarized silicon oxide film, T: trench
상기 목적을 달성하기 위하여, 본 발명에 따른 트렌치 소자 분리 방법에서는 반도체 기판 내에 트렌치를 형성한다. 상기 트렌치 내벽을 덮는 산화막을 형성한다. 상기 산화막으로 덮인 상기 트렌치 내부에 상기 트렌치의 측벽을 덮는 절연막 스페이서를 형성한다. 실리콘의 선택적 에피택셜 성장 방법을 이용하여 상기 절연막 스페이서가 형성되어 있는 상기 트렌치의 일부를 실리콘 에피층으로 채운다. 상기 트렌치의 나머지 일부를 실리콘 산화막으로 채운다.In order to achieve the above object, the trench element isolation method according to the present invention forms a trench in the semiconductor substrate. An oxide film is formed to cover the trench inner wall. An insulating film spacer covering sidewalls of the trench is formed in the trench covered with the oxide film. A portion of the trench in which the insulating film spacer is formed is filled with a silicon epilayer using a selective epitaxial growth method of silicon. The remaining portion of the trench is filled with a silicon oxide film.
상기 실리콘의 선택적 에피텍셜 성장 단계에서는 LP CVD(low pressure chemical vapor deposition) 방법 또는 UHV(ultra high vacuum) CVD 방법을 이용한다.In the selective epitaxial growth of the silicon, LP CVD (low pressure chemical vapor deposition) or UHV (ultra high vacuum) CVD is used.
상기 실리콘 산화막은 PE(plasma enhanced) CVD, LP CVD, AP(atmospheric pressure) CVD, HDP(high density plasma) CVD 및 SOG(spin on glass)로 이루어지는 군에서 선택되는 어느 하나의 방법에 의하여 형성된 단일막, 또는 이들의 복합막으로 형성된다.The silicon oxide film is formed by any one method selected from the group consisting of plasma enhanced (CVD), LP CVD, atmospheric pressure (AP) CVD, high density plasma (HDP) CVD, and spin on glass (SOG). Or composite films thereof.
본 발명에 의하면, 트렌치 내에 보이드가 형성되지 않으며, 후속의 열처리에 의하여도 실리콘 기판에서 실리콘 결정 결함이 발생되는 것을 방지할 수 있다.According to the present invention, no voids are formed in the trench, and it is possible to prevent the occurrence of silicon crystal defects in the silicon substrate even by subsequent heat treatment.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 트렌치 소자 분리 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.1 to 7 are cross-sectional views according to a process sequence to explain a trench device isolation method according to a preferred embodiment of the present invention.
도 1을 참조하면, 실리콘으로 이루어지는 반도체 기판(10)상에 산화 공정에 의하여 100 ∼ 300Å의 패드 산화막을 형성하고, 그 위에 LP(low pressure) CVD 방법 또는 플라즈마 CVD 방법에 의하여 1,000 ∼ 3,000Å 두께의 실리콘 질화막을 형성하고, 상기 실리콘 질화막 위에 고온 산화 공정에 의하여 2,000 ∼ 2,500Å 두께의 실리콘 산화막을 형성한다. 그 후, 상기 실리콘 산화막, 실리콘 질화막 및 패드 산화막을 포토리소그래피 공정 및 건식 식각 공정에 의하여 패터닝하여, 패드 산화막(12), 실리콘 질화막(14) 및 HTO막(high temperature oxidation film)(16)이 차례로 적층된 마스크 패턴을 형성함으로써 상기 반도체 기판(10)상에서 활성 영역 및 소자 분리 영역을 한정한다.Referring to FIG. 1, a 100-300 Pa pad oxide film is formed on a semiconductor substrate 10 made of silicon by an oxidation process, and a thickness of 1,000-3,000 Pa is formed thereon by a low pressure (CVD) method or a plasma CVD method. Silicon nitride film is formed, and a silicon oxide film having a thickness of 2,000 to 2,500 Pa is formed on the silicon nitride film by a high temperature oxidation process. Thereafter, the silicon oxide film, silicon nitride film, and pad oxide film are patterned by a photolithography process and a dry etching process, so that the pad oxide film 12, the silicon nitride film 14, and the high temperature oxidation film 16 are in turn. By forming a stacked mask pattern, active regions and device isolation regions are defined on the semiconductor substrate 10.
도 2를 참조하면, 상기 HTO막(16)을 마스크로 하여 상기 반도체 기판(10)을 식각하여 상기 반도체 기판(10) 내에 트렌치(T)를 소정의 깊이(DT)로 형성한다.Referring to FIG. 2, the semiconductor substrate 10 is etched using the HTO film 16 as a mask to form a trench T in the semiconductor substrate 10 to a predetermined depth D T.
이어서, 상기 트렌치(T) 영역에서 노출된 실리콘을 수 백 Å, 예를 들면 100 ∼ 300Å 정도의 두께로 산화시켜서 상기 트렌치(T)의 내벽에 산화막(22)을 형성한다.Subsequently, the silicon exposed in the trench T region is oxidized to a thickness of several hundred microseconds, for example, about 100 to 300 microseconds to form an oxide film 22 on the inner wall of the trench T.
도 3을 참조하면, 상기 트렌치(T)의 내벽이 산화막(22)으로 덮인 결과물상에 절연막을 적층하고 이를 다시 에치백하여 상기 트렌치(T)의 측벽 및 상기 마스크 패턴의 측벽에 300 ∼ 700Å의 폭을 가지는 스페이서(24)를 형성한다.Referring to FIG. 3, an insulating film is stacked on the resultant wall of which the inner wall of the trench T is covered with the oxide layer 22, and then etched back to form a 300 to 700 kW on the sidewall of the trench T and the sidewall of the mask pattern. A spacer 24 having a width is formed.
상기 스페이서(24)를 형성하는 데 사용된 상기 절연막으로서 실리콘 산화막 또는 실리콘 질화막을 사용할 수 있다.A silicon oxide film or a silicon nitride film may be used as the insulating film used to form the spacer 24.
상기 스페이서(24)가 형성될 때 상기 산화막(22)중 상기 트렌치(T)의 저면에서 노출되는 부분은 제거된다.When the spacer 24 is formed, a portion of the oxide film 22 exposed at the bottom of the trench T is removed.
도 4를 참조하면, 상기 스페이서(24)가 형성된 결과물에 대하여 실리콘의 선택적 에피택셜 성장(SEG) 공정을 LP CVD 또는 UHV(ultra high vacuum) CVD 방식으로 행하여, 상기 트렌치(T) 내부에 실리콘 에피층(32)을 형성한다.Referring to FIG. 4, a selective epitaxial growth (SEG) process of silicon is performed on the resultant product on which the spacers 24 are formed by LP CVD or ultra high vacuum (UHV) CVD, and the silicon epi inside the trench (T). Layer 32 is formed.
상기 실리콘 에피층(32)은 상기 트렌치(T)의 내부에서 상기 트렌치(T)의 깊이(DT)보다 약간 작은 두께, 예를 들면 상기 트렌치(T)의 깊이(DT)보다 1,500 ∼ 3,500Å 정도 낮은 두께 만큼 성장시킨다.The silicon epitaxial layer 32 has a thickness slightly smaller than the depth D T of the trench T in the trench T, for example, 1,500 to 3,500 greater than the depth D T of the trench T. 만큼 grow to a low thickness.
상기 실리콘 에피층(32) 형성을 위한 SEG 공정에서 단결정 실리콘 증착을 LPCVD 방법으로 행하는 경우에는, 1 ∼ 80 토르(torr)의 압력 및 750 ∼ 850℃의 온도 조건 하에서 행하는 것이 바람직하다. 상기 실리콘 에피층(32) 형성을 위한 SEG 공정에서 단결정 실리콘 증착을 UHV CVD 방법으로 행하는 경우에는 2 ∼ 100 밀리토르(mtorr)의 비교적 저압 및 650 ∼ 720℃의 온도 조건 하에서 행하는 것이 바람직하다.When the single crystal silicon deposition is performed by the LPCVD method in the SEG process for forming the silicon epitaxial layer 32, it is preferable to carry out under a pressure of 1 to 80 torr and a temperature condition of 750 to 850 ° C. When single crystal silicon deposition is performed by the UHV CVD method in the SEG process for forming the silicon epitaxial layer 32, it is preferable to carry out under relatively low pressure of 2 to 100 millitorr and temperature conditions of 650 to 720 ° C.
이와 같이, 본 발명에서는 SEG 방법을 이용하여 상기 트렌치(T) 내부를 에피텍셜 성장된 실리콘으로 채워서 실리콘 에피층(32)을 형성하므로, 상기 반도체 기판(10)이 실리콘과 실리콘 산화물의 부피 팽창 차이에 의한 스트레스로 인하여 스트레인되는 것을 방지할 수 있게 된다.As described above, according to the present invention, since the silicon epi layer 32 is formed by filling the inside of the trench T with epitaxially grown silicon using the SEG method, the semiconductor substrate 10 differs in volume expansion between silicon and silicon oxide. It is possible to prevent the strain due to the stress.
도 5를 참조하면, 상기 실리콘 에피층(32)이 형성된 결과물상에 실리콘 산화막(34)을 상기 결과물을 덮기에 충분한 두께로 형성한 후, 어닐링 공정을 행한다.Referring to FIG. 5, a silicon oxide film 34 is formed on the resultant on which the silicon epitaxial layer 32 is formed to have a thickness sufficient to cover the resultant, followed by annealing.
상기 실리콘 산화막(34)은 PE(plasma enhanced) CVD, LP CVD, AP CVD, HDP CVD, 또는 SOG(spin on glass) 방법에 의하여 형성된 단일막, 또는 이들 방법에 의하여 형성된 복수의 막들로 이루어지는 복합막으로 형성될 수 있다.The silicon oxide film 34 is a single film formed by plasma enhanced (CVD), LP CVD, AP CVD, HDP CVD, or spin on glass (SOG) methods, or a composite film formed of a plurality of films formed by these methods. It can be formed as.
바람직하게는, 상기 실리콘 산화막(34)은 PE CVD 또는 HDP CVD 방법으로 형성한다.Preferably, the silicon oxide film 34 is formed by PE CVD or HDP CVD.
도 6을 참조하면, 상기 실리콘 산화막(34)으로 덮인 결과물을 상기 실리콘 질화막(14)의 상면이 노출될 때까지 에치백하여 상기 트렌치(T) 영역의 상기 실리콘 에피층(32) 위에만 평탄화된 실리콘 산화막(34a)이 남도록 한다.Referring to FIG. 6, the resultant covered with the silicon oxide layer 34 is etched back until the top surface of the silicon nitride layer 14 is exposed, and is planarized only on the silicon epitaxial layer 32 of the trench T region. The silicon oxide film 34a is left.
상기 에치백 공정을 위하여 건식 식각 공정을 이용한 전면 에치백 공정을 행할 수도 있고, CMP 공정에 의하여 전면 연마할 수도 있다.For the etch back process, the entire surface etch back process using a dry etching process may be performed, or the entire surface may be polished by a CMP process.
도 7을 참조하면, 상기 상면이 노출된 실리콘 질화막(14) 및 그 하부의 패드 산화막(12)을 제거한다.Referring to FIG. 7, the silicon nitride layer 14 and the pad oxide layer 12 below the upper surface are removed.
이 때, 상기 실리콘 질화막(14)은 인산을 이용하여 제거하고, 상기 패드 산화막(12)은 묽은 불산 수용액 내에서의 식각에 의하여 제거한다.At this time, the silicon nitride film 14 is removed using phosphoric acid, and the pad oxide film 12 is removed by etching in a dilute hydrofluoric acid aqueous solution.
이로써, 상기 트렌치(T) 내에 보이드가 형성되어 있지 않고, 상기 반도체 기판(10)의 상기 트렌치(T) 하부에는 실리콘 결정 결함이 없는 상태로 소자 분리 공정이 이루어진다.As a result, no void is formed in the trench T, and a device isolation process is performed in the lower portion of the trench T of the semiconductor substrate 10 without a silicon crystal defect.
상기한 바와 같이, 본 발명에 의하면, 트렌치 내부를 일부는 SEG 방법을 이용하여 에피텍셜 성장된 실리콘으로 이루어지는 실리콘 에피층으로 채우고, 나머지 일부는 실리콘 산화막으로 채움으로써, 트렌치 내부에는 보이드가 형성되지 않고, 반도체 기판중 트렌치의 하부에서 스트레스를 받아서 반도체 기판내에 실리콘 결정 결함이 생기거나 누설 전류 발생 원인을 제공하는 것을 방지할 수 있다.As described above, according to the present invention, a part of the trench is filled with a silicon epi layer made of silicon epitaxially grown using the SEG method, and a part of the trench is filled with a silicon oxide film so that no void is formed in the trench. In addition, it is possible to prevent the silicon crystal defects from occurring in the semiconductor substrate due to stress in the lower portion of the trench in the semiconductor substrate and provide a cause of leakage current.
이상, 본 발명을 바람직한 실시예를 들어 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.The present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited thereto, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention.
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|---|---|
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020053560A (en) * | 2000-12-27 | 2002-07-05 | 박종섭 | Method for forming a separation film of a semi-conductor device |
| KR20020083768A (en) * | 2001-04-30 | 2002-11-04 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
| KR20030000966A (en) * | 2001-06-27 | 2003-01-06 | 주식회사 하이닉스반도체 | Method for manufacturing an isolation layer of semiconductor device |
| KR20030000134A (en) * | 2001-06-22 | 2003-01-06 | 주식회사 하이닉스반도체 | Forming method for field oxide of semiconductor device |
| KR100383758B1 (en) * | 2000-12-29 | 2003-05-14 | 주식회사 하이닉스반도체 | Method of forming an isolation layer in a semiconductor device |
| KR20040016678A (en) * | 2002-08-19 | 2004-02-25 | 삼성전자주식회사 | Semiconductor device and method for manufacturing the same |
| KR100426442B1 (en) * | 2002-05-13 | 2004-04-13 | 주식회사 하이닉스반도체 | A method for forming a transistor of a semiconductor device |
| KR100532406B1 (en) * | 1999-08-10 | 2005-11-30 | 삼성전자주식회사 | Method for forming trench isolation using selective epitaxial growth and part oxidation in semiconductor device |
| KR100729742B1 (en) * | 2005-12-22 | 2007-06-20 | 매그나칩 반도체 유한회사 | Manufacturing method for image sensor |
| US9768053B2 (en) | 2014-12-04 | 2017-09-19 | Samsung Electronics Co., Ltd. | Active structures of a semiconductor device and methods of manufacturing the same |
-
1999
- 1999-05-06 KR KR1019990016186A patent/KR100555472B1/en not_active IP Right Cessation
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532406B1 (en) * | 1999-08-10 | 2005-11-30 | 삼성전자주식회사 | Method for forming trench isolation using selective epitaxial growth and part oxidation in semiconductor device |
| KR20020053560A (en) * | 2000-12-27 | 2002-07-05 | 박종섭 | Method for forming a separation film of a semi-conductor device |
| KR100383758B1 (en) * | 2000-12-29 | 2003-05-14 | 주식회사 하이닉스반도체 | Method of forming an isolation layer in a semiconductor device |
| KR20020083768A (en) * | 2001-04-30 | 2002-11-04 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
| KR20030000134A (en) * | 2001-06-22 | 2003-01-06 | 주식회사 하이닉스반도체 | Forming method for field oxide of semiconductor device |
| KR20030000966A (en) * | 2001-06-27 | 2003-01-06 | 주식회사 하이닉스반도체 | Method for manufacturing an isolation layer of semiconductor device |
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| KR20040016678A (en) * | 2002-08-19 | 2004-02-25 | 삼성전자주식회사 | Semiconductor device and method for manufacturing the same |
| KR100729742B1 (en) * | 2005-12-22 | 2007-06-20 | 매그나칩 반도체 유한회사 | Manufacturing method for image sensor |
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