KR20010001202A - Shallow trench manufacturing method for isolating semiconductor devices - Google Patents
Shallow trench manufacturing method for isolating semiconductor devices Download PDFInfo
- Publication number
- KR20010001202A KR20010001202A KR1019990020270A KR19990020270A KR20010001202A KR 20010001202 A KR20010001202 A KR 20010001202A KR 1019990020270 A KR1019990020270 A KR 1019990020270A KR 19990020270 A KR19990020270 A KR 19990020270A KR 20010001202 A KR20010001202 A KR 20010001202A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- silicon wafer
- oxide film
- vapor deposition
- chemical vapor
- Prior art date
Links
Classifications
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47C—CHAIRS; SOFAS; BEDS
- A47C7/00—Parts, details, or accessories of chairs or stools
- A47C7/02—Seat parts
- A47C7/021—Detachable or loose seat cushions
- A47C7/0213—Detachable or loose seat cushions detachably secured to seats, e.g. by ties or hook and loop straps
Abstract
Description
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정중 반도체 소자와 소자 간을 전기적으로 격리하기 위한 얕은 트렌치를 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a process for manufacturing a semiconductor device, and more particularly, to a method of manufacturing a shallow trench for electrically isolating a semiconductor device from a device during a semiconductor device manufacturing process.
일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silicon) 소자 분리 방법이 이용되어 왔다.In general, a method of separating a semiconductor device has been used a local oxidation of silicon (LOCOS) device separation method using a nitride film as a selective oxidation method.
LOCOS 소자 분리 방법은 질화막을 마스크로 해서 실리콘웨이퍼 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 이점이 있다.Since the LOCOS device isolation method thermally oxidizes the silicon wafer itself using a nitride film as a mask, the process is simple and there is an advantage that the device stress problem of the oxide film is small, and the resulting oxide film quality is good.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 소자의 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하게 된다.However, when the LOCOS device isolation method is used, the area of the device isolation region is large, thereby limiting device miniaturization and generating bird's beaks.
이러한 것을 극복하기 위해 LOCOS 소자 분리 방법을 대체하는 기술로서 트렌치 소자 분리(shallow trench isolation, STI)가 있다. 트렌치 소자 분리에서는 실리콘웨이퍼에 트렌치를 만들어 산화막을 집어넣기 때문에 소자 분리 영역이 차지하는 면적이 작아서 소자의 미세화에 유리하다.To overcome this, trench trench isolation (STI) is an alternative to the LOCOS isolation scheme. In trench device isolation, a trench is formed in a silicon wafer to insert an oxide film, so the area of the device isolation region is small, which is advantageous for miniaturization of the device.
그러면, 도 1a 내지 도 1d를 참조하여 종래 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 설명한다.1A to 1D, a method of manufacturing a shallow trench for separating a semiconductor device according to the related art will be schematically described.
먼저 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)를 열산화하여 패드 산화막(2)을 성장시키고, 화학 기상 증착(chemical vapor deposition, CVD)에 의해 패드 산화막(2) 상부에 질화막(3)을 증착한다. 그리고, 트렌치 패턴이 형성된 마스크로 질화막(3)과 패드 산화막(2)을 패터닝(patterning)하여 모트 패턴(2, 3)을 형성한다.First, as shown in FIG. 1A, the silicon oxide 1 is thermally oxidized to grow the pad oxide film 2, and the nitride film 3 is disposed on the pad oxide film 2 by chemical vapor deposition (CVD). Deposit. Then, the nitride patterns 3 and the pad oxide film 2 are patterned using a mask in which the trench patterns are formed to form the moat patterns 2 and 3.
그 다음 도 1b에 도시한 바와 같이, 모트 패턴(2, 3)을 마스크로 드러난 실리콘웨이퍼(1)를 일정 깊이로 식각하여 반도체 소자 분리 영역에 얕은 트렌치를 형성한다. 그리고, 실리콘웨이퍼(1)를 열산화한다. 그러면, 질화막(3)이 형성된 실리콘웨이퍼(1) 상부 표면에는 열산화막이 성장되지 않으며, 실리콘이 드러난 트렌치 내벽에만 열산화막인 라이너 산화막(4)이 성장된다.Next, as shown in FIG. 1B, the silicon wafer 1 exposed as the mask of the mott patterns 2 and 3 is etched to a predetermined depth to form a shallow trench in the semiconductor device isolation region. Then, the silicon wafer 1 is thermally oxidized. Then, the thermal oxide film is not grown on the upper surface of the silicon wafer 1 on which the nitride film 3 is formed, and the liner oxide film 4, which is a thermal oxide film, is grown only on the trench inner wall where the silicon is exposed.
그 다음 도 1c에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 상압 화학 기상 증착(atmospheric pressure chemical vapor deposition, APCVD)으로 산화막(5)을 두껍게 증착하여 트렌치를 매입하고, 질화막(3)을 버퍼층으로 산화막(5)을 화학 기계적 연마(chemical mechanical polishing, CMP)하여 평탄화한다.Then, as illustrated in FIG. 1C, the oxide film 5 is thickly deposited by using atmospheric pressure chemical vapor deposition (APCVD) on the entire surface of the silicon wafer 1 to fill the trench, and the nitride film 3 is buffered. The oxide film 5 is chemically mechanical polished (CMP) to planarize it.
그 다음 도 1d에 도시한 바와 같이, 습식 식각에 의해 실리콘웨이퍼(1) 상부에 잔류하는 질화막을 제거함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.Next, as shown in FIG. 1D, a shallow trench for semiconductor device isolation is completed by removing the nitride film remaining on the silicon wafer 1 by wet etching.
이와 같이 제조된 반도체 소자 분리를 위한 얕은 트렌치에서는 반도체 소자 동작을 위한 게이트 전압 인가시, 트렌치 상부 코너 에지 부분에 전계가 집중되므로 누설 전류 등이 발생하여 반도체 소자의 신뢰성을 저하시키게 된다. 따라서 이러한 것을 방지하기 위하여 종래에는 트렌치 상부 코너 에지 부분을 라운딩되게 형성하고 있으며, 특히 코너 라운딩의 형태(profile)를 좋게 하기 위하여 라이너 산화막을 형성할 때 6% HCl을 포함한 Trans-LC(trans형 액상 C2H2Cl2(이염화 에탄))를 이용하여 실리콘웨이퍼를 열산화한다. 그러나 트렌치 상부 코너 에지 부분에서의 라운딩 형성에 취약 부분이 발생되어 게이트 전압 인가시 전계 집중에 의해 누설 전류가 발생할 가능성이 있으며, 또한 소자 분리 특성을 유지하는 데 취약하여 전체 반도체 소자의 특성을 저하시킬 가능성을 내포하고 있다.In the shallow trench for isolation of the semiconductor device manufactured as described above, when the gate voltage is applied for the operation of the semiconductor device, an electric field is concentrated at the corner portion of the upper corner of the trench, so that leakage current occurs, thereby reducing the reliability of the semiconductor device. Therefore, in order to prevent this, conventionally, the upper corner edge portion of the trench is rounded, and in particular, when forming a liner oxide film to improve the profile of the corner rounding, a Trans-LC (trans liquid type) containing 6% HCl is formed. The silicon wafer is thermally oxidized using C 2 H 2 Cl 2 (ethane dichloride). However, there is a possibility of the leakage current caused by the concentration of the electric field when the gate voltage is applied due to the vulnerable part of the rounding at the corner portion of the upper corner of the trench. It implies the possibility.
또한 반도체 소자의 완성 이후, 반도체 소자를 외부 회로와 전기적으로 연결하기 위한 콘택 형성을 위하여 콘택 홀을 식각시, 반도체 소자의 소스/드레인 영역 즉, 콘택 영역의 여유(margin) 부족으로 인하여 정렬 오차(mis-align)가 발생할 경우에는 트렌치 상부 에지 부분의 트렌치를 매입하고 있는 산화막이 식각되어 제거되므로 트렌치 상부 에지에서 실리콘웨이퍼가 드러나게 된다. 따라서, 반도체 소자 동작을 위한 게이트 전압 인가시 소스와 드레인으로 전압이 포싱(forcing)되는 것이 아니라 트렌치의 드러난 실리콘웨이퍼로 누설 전류가 흐르게 되어 반도체 소자의 신뢰성을 저하시키게 된다.In addition, after completion of the semiconductor device, when the contact hole is etched to form a contact for electrically connecting the semiconductor device to an external circuit, an alignment error may occur due to a lack of margin of the source / drain region, that is, the contact region of the semiconductor device. In the case of misalignment, the silicon wafer buried in the trench upper edge portion is etched and removed to expose the silicon wafer at the trench upper edge. Therefore, when the gate voltage is applied for the operation of the semiconductor device, the leakage current flows to the exposed silicon wafer of the trench instead of forcing the source and the drain, thereby reducing the reliability of the semiconductor device.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 트렌치 상부 에지 부분의 코너 라운딩 취약에 의한 소자 분리 특성 저하 및 누설 전류 발생을 방지하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to prevent degradation of device isolation characteristics and leakage current caused by weak corner rounding of the trench upper edge portion.
또한, 본 발명의 목적은 콘택 형성을 위한 콘택 홀 식각시 콘택 영역의 여유 부족으로 인하여 정렬 오차가 발생할 경우 트렌치 상부 에지에서 트렌치를 매입하고 있는 산화막이 식각되는 것을 방지하는 데 있다.In addition, an object of the present invention is to prevent the oxide film buried in the trench in the trench upper edge when the alignment error occurs due to the lack of a margin of the contact area during the contact hole etching for forming the contact.
도 1a 내지 도 1d는 종래 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이고,1A to 1D are process diagrams schematically illustrating a method of manufacturing a shallow trench for separating a conventional semiconductor device,
도 2a 내지 도 2e는 본 발명의 제 1실시예에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이고,2A to 2E are schematic views illustrating a method of manufacturing a shallow trench for semiconductor device isolation in accordance with a first embodiment of the present invention.
도 3a 내지 도 3f는 본 발명의 제 2실시예에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이다.3A to 3F are process diagrams schematically illustrating a method of manufacturing a shallow trench for semiconductor device isolation in accordance with a second embodiment of the present invention.
상기와 같은 목적을 달성하기 위하여, 본 발명은 실리콘웨이퍼 상부에 패드 산화막과 제 1질화막을 형성한 후, 트렌치 패턴이 형성된 마스크로 패터닝하여 모트 패턴을 형성하는 단계와, 상기 실리콘웨이퍼 전면에 제 1산화막을 화학 기상 증착한 후, 이방성 식각하여 상기 모트 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 모트 패턴과 스페이서를 마스크로 드러난 실리콘웨이퍼를 목표 깊이까지 식각하여 트렌치를 형성하고, 상기 스페이서를 제거한 후 실리콘웨이퍼를 열산화하여 상기 트렌치 내벽에 라이너 산화막을 성장시키는 단계와, 상기 라이너 산화막 상부에 제 2질화막을 화학 기상 증착하고, 상기 실리콘웨이퍼 전면에 화학 기상 증착으로 제 2산화막을 두껍게 증착하여 상기 트렌치를 매입하는 단계와, 상기 모트 패턴의 제 1질화막을 버퍼층으로 상기 제 2산화막을 평탄화한 후, 상기 모트 패턴의 제 1질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention comprises the step of forming a moat pattern by forming a pad oxide film and the first nitride film on the silicon wafer, then patterned with a mask with a trench pattern, the first surface on the silicon wafer After chemical vapor deposition of an oxide film, anisotropic etching to form a spacer on the sidewalls of the mort pattern, a silicon wafer exposed by the mask and the mort pattern and the spacer is etched to a target depth to form a trench, the spacer is removed And thermally oxidizing the silicon wafer to grow a liner oxide film on the inner wall of the trench, chemical vapor deposition of a second nitride film on the liner oxide film, and thick deposition of a second oxide film on the silicon wafer by chemical vapor deposition. Embedding the trench, and removing the first nitride film of the mott pattern. And planarizing the second oxide film with a fur layer, and then removing the first nitride film of the moat pattern.
또한 본 발명은, 상기 트렌치 내벽에 라이너 산화막을 성장시키는 단계 이후, 상기 라이너 산화막 상부에 화학 기상 증착으로 제 3산화막을 증착하는 단계를 더 포함하는 것을 특징으로 한다.The present invention may further include depositing a third oxide film by chemical vapor deposition on the liner oxide layer after the step of growing the liner oxide layer on the inner wall of the trench.
상기 모트 패턴과 스페이서를 마스크로 드러난 실리콘웨이퍼를 목표 깊이까지 식각하여 트렌치를 형성하고, 상기 스페이서를 제거한 후 실리콘웨이퍼를 열산화하여 상기 트렌치 내벽에 라이너 산화막을 성장시키는 단계는, 상기 모트 패턴과 스페이서를 마스크로 드러난 실리콘웨이퍼를 일정 깊이까지 1차 식각하여 트렌치를 형성하는 단계와, 상기 실리콘웨이퍼를 열산화하여 1차 라이너 산화막을 성장시키는 단계와, 상기 1차 라이너 산화막을 수직 방향 건식 식각하여 상기 1차 식각된 트렌치 하부면의 실리콘웨이퍼가 드러나도록 하는 단계와, 상기 1차 라이너 산화막을 마스크로 1차 식각된 트렌치 하부면의 드러난 실리콘웨이퍼를 일정 깊이로 2차 식각하여 목표하는 깊이의 트렌치를 형성하는 단계와, 상기 실리콘웨이퍼를 열산화하여 2차 라이너 산화막을 성장시키는 단계를 포함하는 것을 특징으로 한다.The trench may be formed by etching the silicon wafer exposed by the mort pattern and the spacer to a target depth, and removing the spacer and thermally oxidizing the silicon wafer to grow a liner oxide layer on the inner wall of the trench. Forming a trench by first etching a silicon wafer exposed by a mask to a predetermined depth, thermally oxidizing the silicon wafer to grow a first liner oxide layer, and vertically dry etching the first liner oxide layer in the vertical direction. Exposing the silicon wafer on the lower surface of the first etched trench, and etching the exposed silicon wafer on the lower surface of the trench etched with the primary liner oxide layer to a second depth to a predetermined depth. Forming and thermally oxidizing the silicon wafer. And growing an oxide film.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 제 1실시예에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이다.2A through 2E are process diagrams schematically illustrating a method of manufacturing a shallow trench for semiconductor device isolation in accordance with a first embodiment of the present invention.
먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11)를 열산화하여 후속 공정에서 증착되는 질화막과 실리콘웨이퍼 사이의 응력을 감소시키기 위한 패드 산화막(12)을 성장시키고, 패드 산화막(12) 상부에 후속 화학 기계적 연마(chemical mechanical polishing, CMP)에서의 버퍼층 역할을 하는 질화막(13)을 화학 기상 증착(chemical vapor deposition, CVD)한다. 그리고, 트렌치 패턴이 형성된 마스크로 질화막(13)과 패드 산화막(12)을 패터닝(patterning)하여 모트(moat) 패턴(12, 13)을 형성한 후, 화학 기상 증착으로 실리콘웨이퍼(11) 전면에 산화막을 증착한다. 이때, 산화막의 화학 기상 증착은 680℃ 내지 720℃의 온도로 실시하는 것이 바람직하며, 증착되는 산화막의 두께는 500Å 내지 800Å 정도가 되게 하는 것이 바람직하다. 이후, 증착된 산화막을 이방성 식각하여 모트 패턴(12, 13)의 측벽에 스페이서(spacer)(14)를 형성한다. 이때, 스페이서(14)의 폭(L1)은 0.04㎛ 내지 0.07㎛ 정도가 되도록 하는 것이 바람직하다.First, as illustrated in FIG. 2A, the silicon oxide 11 is thermally oxidized to grow a pad oxide layer 12 for reducing stress between the nitride film and the silicon wafer deposited in a subsequent process, and then the upper portion of the pad oxide layer 12 is grown. The nitride film 13 serving as a buffer layer in subsequent chemical mechanical polishing (CMP) is subjected to chemical vapor deposition (CVD). Then, the nitride layer 13 and the pad oxide layer 12 are patterned using a mask in which a trench pattern is formed to form moat patterns 12 and 13, and then chemical vapor deposition is formed on the entire surface of the silicon wafer 11. An oxide film is deposited. At this time, the chemical vapor deposition of the oxide film is preferably carried out at a temperature of 680 ℃ to 720 ℃, it is preferable that the thickness of the deposited oxide film is about 500 kPa to 800 kPa. Thereafter, the deposited oxide film is anisotropically etched to form spacers 14 on sidewalls of the mott patterns 12 and 13. At this time, it is preferable that the width L1 of the spacer 14 be about 0.04 µm to 0.07 µm.
그 다음 도 2b에 도시한 바와 같이, 모트 패턴(12, 13)과 스페이서를 마스크로 드러난 실리콘웨이퍼(11)를 목표 두께만큼 식각하여 트렌치를 형성하고, 모트 패턴(12, 13) 측벽의 스페이서를 제거한다. 그리고, 실리콘웨이퍼(11)를 850℃ 내지 900℃의 온도로 열산화한다. 그러면, 모트 패턴(12, 13)이 형성된 실리콘웨이퍼에서는 열산화막이 성장되지 않으며, 트렌치 내벽 및 모트 패턴(12, 13) 측벽의 드러난 실리콘웨이퍼에서만 열산화막인 라이너 산화막(15)이 성장된다. 이때, 성장되는 라이너 산화막(15)의 두께는 230Å 내지 260Å 정도가 되도록 하는 것이 바람직하다. 그리고, 이때 트렌치의 상부 에지 부분에 종래와 같이 질화막 등이 없이 실리콘웨이퍼가 드러난 상태이므로 라이너 산화막의 성장시 누설 전류 발생 등에 취약한 부분이 없이 트렌치 상부 에지에서의 양호한 코너 라운딩을 얻을 수 있다.Next, as shown in FIG. 2B, the trenches are etched by etching the silicon wafer 11 exposed as the mask with the mort patterns 12 and 13 by a target thickness, and the spacers on the sidewalls of the mort patterns 12 and 13 are formed. Remove The silicon wafer 11 is thermally oxidized at a temperature of 850 ° C to 900 ° C. Then, the thermal oxide film is not grown on the silicon wafer on which the moat patterns 12 and 13 are formed, and the liner oxide film 15, which is a thermal oxide film, is grown only on the exposed silicon wafers of the trench inner wall and the sidewalls of the moat patterns 12 and 13. At this time, the thickness of the grown liner oxide film 15 is preferably about 230 kPa to 260 kPa. At this time, since the silicon wafer is exposed to the upper edge portion of the trench without a nitride film as in the prior art, a good corner rounding at the trench upper edge can be obtained without a portion susceptible to leakage current during growth of the liner oxide film.
이후, 후속 공정에서 증착될 질화막과 실리콘웨이퍼 사이의 응력을 감소시키기 위하여 실리콘웨이퍼(11) 전면에 화학 기상 증착으로 산화막(16)을 증착한다. 이때, 산화막(16)의 화학 기상 증착은 680℃ 내지 720℃ 정도의 온도에서 실시하는 것이 바람직하며, 증착되는 산화막(16)의 두께는 400Å 내지 600Å 정도가 되도록 하는 것이 바람직하다. 그리고, 산화막(16) 상부에 화학 기상 증착으로 질화막(17)을 증착한다. 이때, 질화막(17)을 증착하기 위한 화학 기상 증착은 760±25℃ 정도의 온도에서 실시하며, 증착되는 질화막(17)의 두께는 700Å 내지 1000Å 정도가 되도록 하는 것이 바람직하며, 증착된 질화막(17)은 외부로부터의 불순물 침투를 방지하는 베리어(barrier) 역할을 할뿐만 아니라 반도체 소자의 콘택 홀 형성시 게이트에서 콘택까지의 마진 부족으로 인한 트렌치 매입 산화막의 손실을 최소화하는 식각 방지층으로도 사용되어진다.Thereafter, the oxide film 16 is deposited by chemical vapor deposition on the entire surface of the silicon wafer 11 in order to reduce the stress between the nitride film and the silicon wafer to be deposited in a subsequent process. At this time, the chemical vapor deposition of the oxide film 16 is preferably carried out at a temperature of about 680 ℃ to 720 ℃, it is preferable that the thickness of the oxide film 16 to be deposited is about 400 kPa to 600 kPa. The nitride film 17 is deposited on the oxide film 16 by chemical vapor deposition. In this case, chemical vapor deposition for depositing the nitride film 17 is performed at a temperature of about 760 ± 25 ° C., and the thickness of the deposited nitride film 17 is preferably about 700 kPa to about 1000 kPa, and the deposited nitride film 17 ) Acts as a barrier to prevent the penetration of impurities from the outside, and is also used as an etch barrier layer that minimizes the loss of trench embedded oxide film due to lack of margin from gate to contact when forming a contact hole in a semiconductor device. .
상기에서 질화막(17)의 하부에 질화막과 실리콘웨이퍼 사이의 응력을 감소시키기 위하여 산화막(16)을 증착하였지만, 이와는 달리 산화막(16)의 증착없이 라이너 산화막(15)만으로 질화막(17)과 실리콘웨이퍼 사이의 응력을 감소시킬 수도 있다.The oxide film 16 is deposited on the lower portion of the nitride film 17 to reduce the stress between the nitride film and the silicon wafer. Alternatively, the nitride film 17 and the silicon wafer are formed using only the liner oxide film 15 without the deposition of the oxide film 16. It may also reduce the stress in between.
그 다음 도 2c에 도시한 바와 같이, 실리콘웨이퍼(11) 전면에 화학 기상 증착으로 산화막(18)을 두껍게 증착하여 트렌치를 완전히 매입하고, 질화막(13)을 버퍼층으로 산화막(18)을 화학 기계적 연마하여 평탄화한다. 이때, 바람직하게는 트렌치와 반대 패턴이 형성된 리벌스 모트 패턴을 마스크로 산화막(18)을 패터닝한 후, 질화막(13)을 버퍼층으로 패터닝된 산화막(18)을 화학 기계적 연마한다.Then, as shown in FIG. 2C, the oxide film 18 is thickly deposited on the entire surface of the silicon wafer 11 by chemical vapor deposition to completely fill the trench, and the nitride film 13 is buffed into the buffer layer by chemical mechanical polishing. To flatten. At this time, the oxide film 18 is preferably patterned using a rival's mort pattern having a pattern opposite to that of the trench, and then the nitride film 13 is chemically mechanically polished by patterning the oxide film 18 as a buffer layer.
그 다음 도 2d에 도시한 바와 같이, 평탄화된 산화막(18) 상부에 리벌스 모트 패턴(19)을 형성한 후, 리벌스 모트 패턴(19)을 마스크로 반도체 소자가 형성될 활성 영역 실리콘웨이퍼 상부의 드러난 질화막(도 2c의 13)을 식각하여 제거한다.이때, 트렌치를 매입하고 있는 산화막(18)의 측벽에 형성된 질화막(17)은 식각되지 않는다. 따라서, 후속 반도체 소자를 외부 회로와 전기적으로 연결하기 위한 콘택을 형성하기 위하여 콘택 홀을 식각할 때, 게이트에서 콘택까지의 여유를 산화막(18) 측벽에 형성된 질화막(17)의 폭(두께)만큼 크게 할 수 있으므로 정렬 오차 등에 의해 트렌치 상부 에지 부분에서 트렌치를 매입하고 있는 산화막(18)이 식각되어 발생하는 트렌치 에지 결함을 방지 및 최소화할 수 있다.Next, as shown in FIG. 2D, after forming the ribs mort pattern 19 on the planarized oxide film 18, the upper portion of the active region silicon wafer on which the semiconductor device is to be formed using the ribs mort pattern 19 as a mask. The exposed nitride film (13 in Fig. 2C) is etched and removed. At this time, the nitride film 17 formed on the sidewall of the oxide film 18 in which the trench is embedded is not etched. Therefore, when etching a contact hole to form a contact for electrically connecting a subsequent semiconductor element with an external circuit, the margin from the gate to the contact is equal to the width (thickness) of the nitride film 17 formed on the sidewall of the oxide film 18. Since it can be enlarged, the trench edge defect which arises by etching the oxide film 18 which embeds the trench in the trench upper edge part by alignment error etc. can be prevented and minimized.
그 다음 도 2e에 도시한 바와 같이, 산화막(18) 상부의 리벌스 모트 패턴을 제거함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.Next, as shown in FIG. 2E, a shallow trench for semiconductor device isolation is completed by removing the ribs mott pattern on the oxide film 18.
도 3a 내지 도 3f는 본 발명의 제 2실시예에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이다.3A to 3F are process diagrams schematically illustrating a method of manufacturing a shallow trench for semiconductor device isolation in accordance with a second embodiment of the present invention.
먼저 도 3a에 도시한 바와 같이, 실리콘웨이퍼(21)를 열산화하여 후속 공정에서 증착되는 질화막과 실리콘웨이퍼 사이의 응력을 감소시키기 위한 패드 산화막(22)을 성장시키고, 패드 산화막(22) 상부에 후속 화학 기계적 연마에서의 버퍼층 역할을 하는 질화막(23)을 화학 기상 증착한다. 그리고, 트렌치 패턴이 형성된 마스크로 질화막(23)과 패드 산화막(22)을 패터닝하여 모트 패턴(22, 23)을 형성한 후, 화학 기상 증착으로 실리콘웨이퍼(21) 전면에 산화막을 증착한다. 이때, 산화막의 화학 기상 증착은 680℃ 내지 720℃ 정도의 온도로 실시하며, 증착되는 산화막의 두께는 500Å 내지 800Å 정도가 되게 하는 것이 바람직하다. 이후, 증착된 산화막을 이방성 식각하여 모트 패턴(22, 23)의 측벽에 스페이서(24)를 형성한다. 이때, 스페이서(24)의 폭(L1)은 0.04㎛ 내지 0.07㎛ 정도가 되도록 하는 것이 바람직하다.First, as shown in FIG. 3A, the silicon oxide 21 is thermally oxidized to grow a pad oxide layer 22 for reducing stress between the nitride film and the silicon wafer deposited in a subsequent process, and then over the pad oxide layer 22. Chemical vapor deposition is performed on the nitride film 23 which serves as a buffer layer in subsequent chemical mechanical polishing. Then, the nitride layer 23 and the pad oxide layer 22 are patterned using a mask in which the trench pattern is formed to form the moat patterns 22 and 23, and then an oxide layer is deposited on the entire surface of the silicon wafer 21 by chemical vapor deposition. At this time, the chemical vapor deposition of the oxide film is carried out at a temperature of about 680 ℃ to 720 ℃, it is preferable that the thickness of the deposited oxide film is about 500 kPa to 800 kPa. Thereafter, the deposited oxide film is anisotropically etched to form spacers 24 on sidewalls of the mott patterns 22 and 23. At this time, it is preferable that the width L1 of the spacer 24 be about 0.04 µm to 0.07 µm.
그 다음 도 3b에 도시한 바와 같이, 모트 패턴(22, 23)과 스페이서를 마스크로 드러난 실리콘웨이퍼(21)를 소정 깊이만큼 1차 식각하여 소정 깊이의 트렌치를 형성한다. 이때, 식각되는 실리콘웨이퍼(21)의 깊이(L2)는 0.2㎛ 내지 0.25㎛ 정도가 되도록 하는 것이 바람직하다. 그리고, 모트 패턴(22, 23) 측벽의 스페이서를 제거하고, 실리콘웨이퍼(21)를 850℃ 내지 900℃ 정도의 온도로 열산화한다. 그러면, 모트 패턴(22, 23)이 형성된 실리콘웨이퍼에서는 열산화막이 성장되지 않으며, 1차 식각된 트렌치 내벽 및 모트 패턴(22, 23) 측벽의 드러난 실리콘웨이퍼에서만 열산화막인 1차 라이너 산화막(25)이 성장된다. 이때, 성장되는 1차 라이너 산화막(25)의 두께는 180Å 내지 220Å 정도가 되도록 하는 것이 바람직하다. 그리고, 이때 트렌치의 상부 에지 부분에 종래와 같이 질화막 등이 없이 실리콘웨이퍼가 드러난 상태이므로 라이너 산화막의 성장시 누설 전류 발생 등에 취약한 부분이 없이 트렌치 상부 에지에서의 양호한 코너 라운딩을 얻을 수 있다.Next, as shown in FIG. 3B, the silicon wafers 21 exposed by the masks 22 and 23 and the spacers are first etched by a predetermined depth to form trenches having a predetermined depth. At this time, it is preferable that the depth L2 of the silicon wafer 21 to be etched is about 0.2 μm to 0.25 μm. Then, the spacers on the sidewalls of the mort patterns 22 and 23 are removed, and the silicon wafer 21 is thermally oxidized to a temperature of about 850 ° C to 900 ° C. Then, the thermal oxide film is not grown on the silicon wafers on which the mott patterns 22 and 23 are formed, and the primary liner oxide layer 25 is a thermal oxide film only on the exposed silicon wafers of the first etched trench inner wall and the sidewalls of the moat patterns 22 and 23. ) Is grown. At this time, it is preferable that the thickness of the grown primary liner oxide film 25 is about 180 kPa to about 220 kPa. At this time, since the silicon wafer is exposed to the upper edge portion of the trench without a nitride film as in the prior art, a good corner rounding at the trench upper edge can be obtained without a portion susceptible to leakage current during growth of the liner oxide film.
이후, 후속 공정에서 증착될 질화막과 실리콘웨이퍼 사이의 응력을 감소시키기 위하여 실리콘웨이퍼(21) 전면에 화학 기상 증착으로 산화막(26)을 증착한다. 이때, 산화막(26)의 화학 기상 증착은 680℃ 내지 720℃ 정도의 온도에서 실시하며, 증착되는 산화막(26)의 두께는 400Å 내지 600Å 정도가 되도록 하는 것이 바람직하다. 그리고, 후속 공정에서 증착될 질화막과 실리콘웨이퍼 사이의 응력을 감소시키기 위하여 산화막(26)을 증착하였지만, 이와는 달리 산화막(26)의 증착없이 라이너 산화막만으로 질화막과 실리콘웨이퍼 사이의 응력을 감소시킬 수도 있다.Thereafter, the oxide film 26 is deposited by chemical vapor deposition on the entire surface of the silicon wafer 21 in order to reduce the stress between the nitride film and the silicon wafer to be deposited in a subsequent process. At this time, the chemical vapor deposition of the oxide film 26 is carried out at a temperature of about 680 ℃ to 720 ℃, it is preferable that the thickness of the deposited oxide film 26 is about 400 ~ 600 Pa. In addition, although the oxide film 26 is deposited to reduce the stress between the nitride film and the silicon wafer to be deposited in a subsequent process, the stress between the nitride film and the silicon wafer may be reduced only by the liner oxide film without the deposition of the oxide film 26. .
그 다음 도 3c에 도시한 바와 같이, 수직 방향의 건식 식각에 의해 1차 식각된 트렌치 하부면에 있는 1차 라이너 산화막 또는 라이너 산화막과 화학 기상 증착된 산화막을 제거하여 실리콘웨이퍼가 드러나도록 한다. 이때, 1차 식각된 트렌치 내벽 실리콘웨이퍼의 결정 방향 차이에 의해 트렌치 하부면보다 측벽에서의 산화막 성장율 및 증착율이 빠르므로 1차 식각된 트렌치 하부면보다 측벽의 1차 라이너 산화막 또는 라이너 산화막과 화학 기상 증착된 산화막의 두께가 두꺼워 수직 방향의 건식 식각에 의해 하부면에서의 1차 라이너 산화막 또는 1차 라이너 산화막과 화학 기상 증착된 산화막은 완전히 제거되지만 측벽에는 잔류하게 된다. 이후, 질화막(23)과 트렌치 측벽의 1차 라이너 산화막(25) 또는 1차 라이너 산화막과 화학 기상 증착된 산화막을 마스크로 드러난 1차 식각된 트렌치 하부면의 실리콘웨이퍼(21)를 일정 깊이로 2차 식각 식각하여 목표하는 깊이의 트렌치를 형성한다. 이때, 1차 식각된 트렌치 하부면의 실리콘웨이퍼 식각 깊이(L3)는 0.25㎛ 내지 0.3㎛ 정도가 되도록 하는 것이 바람직하다.3C, the silicon wafer is exposed by removing the primary liner oxide film or the liner oxide film and the chemical vapor deposition oxide film on the lower surface of the trench etched by the vertical dry etching. In this case, the oxide growth rate and deposition rate in the sidewalls are faster than the trench bottom surface due to the difference in crystal orientation of the first etched trench inner wall silicon wafer. Due to the thick thickness of the oxide film, the primary liner oxide film or the primary liner oxide film and the chemical vapor deposition oxide film on the lower surface are completely removed but remain on the sidewall by dry etching in the vertical direction. Subsequently, the silicon wafer 21 of the lower surface of the first etched trench exposed by the nitride liner 23 and the first liner oxide layer 25 of the trench sidewall or the first liner oxide layer and the chemical vapor deposition oxide layer is masked to a predetermined depth. Sub-etch etching to form trenches of the desired depth. In this case, the silicon wafer etching depth L3 of the first etched trench lower surface may be about 0.25 μm to about 0.3 μm.
이후, 실리콘웨이퍼(21)를 850℃ 내지 900℃ 정도의 온도로 열산화한다. 그러면, 1, 2차 식각된 트렌치 내벽 및 모트 패턴(22, 23) 측벽의 드러난 실리콘웨이퍼에서만 열산화막인 2차 라이너 산화막(27)이 성장된다. 이때, 성장되는 2차 라이너 산화막(27)의 두께는 230Å 내지 260Å 정도가 되도록 하는 것이 바람직하다. 그러면, 트렌치의 상부 에지 부분은 2차에 걸친 열산화막의 성장으로 양호한 코너 라운딩을 얻을 수 있다.Thereafter, the silicon wafer 21 is thermally oxidized to a temperature of about 850 ° C to 900 ° C. Then, the secondary liner oxide film 27, which is a thermal oxide film, is grown only on the exposed silicon wafers of the first and second etched trench inner walls and the sidewalls of the mott patterns 22 and 23. At this time, it is preferable that the thickness of the grown secondary liner oxide film 27 is about 230 kPa to about 260 kPa. Then, the upper edge portion of the trench can obtain good corner rounding by growing the thermal oxide film over the second time.
그리고, 실리콘웨이퍼(21) 전면에 화학 기상 증착으로 질화막(28)을 증착한다. 이때, 질화막(28)을 증착하기 위한 화학 기상 증착은 760±25℃ 정도의 온도에서 실시하며, 증착되는 질화막(28)의 두께는 700Å 내지 1000Å 정도가 되도록 하는 것이 바람직하며, 증착된 질화막(28)은 외부로부터의 불순물 침투를 방지하는 베리어 역할을 할 뿐만 아니라 반도체 소자의 콘택 홀 형성시 게이트에서 콘택 까지의 마진 부족으로 인한 트렌치 매입 산화막의 손실을 최소화하는 식각 방지층으로도 사용되어진다.Then, the nitride film 28 is deposited by chemical vapor deposition on the entire silicon wafer 21. At this time, the chemical vapor deposition for depositing the nitride film 28 is carried out at a temperature of about 760 ± 25 ℃, the thickness of the deposited nitride film 28 is preferably about 700 ~ 1000Å, the deposited nitride film 28 In addition to acting as a barrier to prevent impurity penetration from the outside, it is also used as an etch stop layer to minimize the loss of trench embedded oxide film due to lack of margin from gate to contact when forming a contact hole of a semiconductor device.
그 다음 도 3d에 도시한 바와 같이, 실리콘웨이퍼(21) 전면에 화학 기상 증착으로 산화막(29)을 두껍게 증착하여 트렌치를 완전히 매입하고, 질화막(23)을 버퍼층으로 산화막(29)을 화학 기계적 연마하여 평탄화한다. 이때, 바람직하게는 트렌치와 반대 패턴이 형성된 리벌스 모트 패턴을 마스크로 산화막(29)을 패터닝한 후, 질화막(23)을 버퍼층으로 패터닝된 산화막(29)을 화학 기계적 연마한다.3D, the oxide film 29 is thickly deposited on the entire surface of the silicon wafer 21 by chemical vapor deposition to completely fill the trench, and the nitride film 23 is chemically polished to the oxide film 29 using the buffer layer. To flatten. At this time, the oxide film 29 is preferably patterned using a rival's mort pattern having a pattern opposite to that of the trench, followed by chemical mechanical polishing of the oxide film 29 patterned using the nitride film 23 as a buffer layer.
그 다음 도 3e에 도시한 바와 같이, 평탄화된 산화막(29) 상부에 리벌스 모트 패턴(30)을 형성한 후, 리벌스 모트 패턴(30)을 마스크로 반도체 소자가 형성될 활성 영역 실리콘웨이퍼 상부의 드러난 질화막(도 3d의 23)을 식각하여 제거한다. 이때, 트렌치를 매입하고 있는 산화막(29)의 측벽에 형성된 질화막(18)은 식각되지 않는다. 따라서 후속 반도체 소자를 외부 회로와 전기적으로 연결하기 위한 콘택을 형성하기 위하여 콘택 홀을 식각할 때, 게이트에서 콘택까지의 여유를 산화막(29) 측벽에 형성된 질화막(28)의 두께(폭)만큼 크게할 수 있으므로 정렬 오차 등에 의해 트렌치 상부 에지 부분에서 트렌치를 매입하고 있는 산화막(29)이 식각되어 발생하는 트렌치 에지 결함을 방지 및 최소화할 수 있다.Next, as shown in FIG. 3E, after forming the ribs mort pattern 30 on the planarized oxide layer 29, the upper portion of the active region silicon wafer on which the semiconductor device is to be formed using the ribs mort pattern 30 as a mask. The exposed nitride film (23 in FIG. 3D) is etched away. At this time, the nitride film 18 formed on the sidewall of the oxide film 29 filling the trench is not etched. Therefore, when etching a contact hole to form a contact for electrically connecting a subsequent semiconductor element with an external circuit, the margin from the gate to the contact is as large as the thickness (width) of the nitride film 28 formed on the sidewall of the oxide film 29. As a result, trench edge defects caused by etching of the oxide film 29 having the trench embedded in the trench upper edge portion due to alignment errors can be prevented and minimized.
그 다음 도 3f에 도시한 바와 같이, 산화막(29) 상부의 리벌스 모트 패턴을 제거함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.Next, as shown in FIG. 3F, a shallow trench for semiconductor device isolation is completed by removing the ribs mott pattern on the oxide film 29.
상기 제 2실시예에서는 트렌치 식각과 라이너 산화막 성장을 2차에 걸쳐 실시하였지만, 이와는 달리 2차 이상의 트렌치 식각과 라이너 산화막 공정으로 실시할 수도 있다.In the second embodiment, the trench etching and the liner oxide film growth are performed in two steps, but alternatively, the trench etching and the liner oxide film process may be performed in the second or more steps.
이와 같이 본 발명은 모트 패턴 측벽의 스페이서를 형성하여 트렌치를 식각한 후, 라이너 산화막 형성을 위한 열산화시 스페이서를 제거하여 트렌치 상부 에지 부분의 실리콘웨이퍼 상부 표면이 드러나도록 함으로써 트렌치 상부 에지 부분의 코너 라운딩을 양호하게 하여 소자 분리 특성을 강화하고, 그에 따라 전계 집중에 따른 누설 전류를 방지 또는 최소화할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있으며, 트렌치 상부 에지 부분의 트렌치 매입 산화막 측벽에 질화막을 형성함으로써 게이트에서 콘택까지의 폭 여유를 질화막 두께만큼 주어 콘택 홀 식각시 정렬 오차 등에 의해 발생하는 트렌치 에지 결함을 최소화 또는 방지할 수 있을 뿐만 아니라 외부로부터의 불순물 침투를 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.As described above, the present invention forms a spacer of the sidewall of the moat pattern to etch the trench, and then removes the spacer during thermal oxidation to form a liner oxide layer so that the upper surface of the silicon wafer of the trench upper edge portion is exposed so that the corner of the trench upper edge portion is exposed. It is possible to improve device isolation characteristics by improving rounding, thereby preventing or minimizing leakage current due to electric field concentration, thereby improving reliability of semiconductor devices, and forming a nitride film on the sidewalls of the trench embedded oxide film in the upper portion of the trench. By providing the width of the gate to the contact by the thickness of the nitride film, it is possible to minimize or prevent trench edge defects caused by alignment errors during contact hole etching, and to prevent impurities from entering from outside, thereby improving reliability of the semiconductor device. Can be improved.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990020270A KR100325608B1 (en) | 1999-06-02 | 1999-06-02 | Shallow trench manufacturing method for isolating semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990020270A KR100325608B1 (en) | 1999-06-02 | 1999-06-02 | Shallow trench manufacturing method for isolating semiconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010001202A true KR20010001202A (en) | 2001-01-05 |
| KR100325608B1 KR100325608B1 (en) | 2002-02-25 |
Family
ID=19589509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990020270A KR100325608B1 (en) | 1999-06-02 | 1999-06-02 | Shallow trench manufacturing method for isolating semiconductor devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100325608B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557962B1 (en) * | 2004-07-01 | 2006-03-07 | 주식회사 하이닉스반도체 | Method for fabricating isolation layer of semiconductor device |
| KR100804155B1 (en) * | 2006-06-29 | 2008-02-19 | 주식회사 하이닉스반도체 | Method for manufacturing of semiconductor device |
| US7622778B2 (en) | 2005-05-18 | 2009-11-24 | Samsung Electronic Co., Ltd. | Semiconductor device having shallow trench isolation structure comprising an upper trench and a lower trench including a void |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10223747A (en) * | 1997-02-06 | 1998-08-21 | Nec Corp | Manufacture of semiconductor device |
| KR19990010757A (en) * | 1997-07-18 | 1999-02-18 | 윤종용 | Device Separation Method of Semiconductor Device |
| KR19990015463A (en) * | 1997-08-06 | 1999-03-05 | 윤종용 | Trench element isolation method for semiconductor devices |
| JPH1174339A (en) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
-
1999
- 1999-06-02 KR KR1019990020270A patent/KR100325608B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557962B1 (en) * | 2004-07-01 | 2006-03-07 | 주식회사 하이닉스반도체 | Method for fabricating isolation layer of semiconductor device |
| US7622778B2 (en) | 2005-05-18 | 2009-11-24 | Samsung Electronic Co., Ltd. | Semiconductor device having shallow trench isolation structure comprising an upper trench and a lower trench including a void |
| KR100804155B1 (en) * | 2006-06-29 | 2008-02-19 | 주식회사 하이닉스반도체 | Method for manufacturing of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100325608B1 (en) | 2002-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100192178B1 (en) | Isolation method of semiconductor device | |
| US6071792A (en) | Methods of forming shallow trench isolation regions using plasma deposition techniques | |
| KR100315441B1 (en) | Shallow trench manufacturing method for isolating semiconductor devices | |
| US6093619A (en) | Method to form trench-free buried contact in process with STI technology | |
| KR20010064324A (en) | Method for forming isolation layer of semiconductor device using trench technology | |
| KR20040071266A (en) | A shallow trench isolation approach for improved sti corner rounding | |
| US6258697B1 (en) | Method of etching contacts with reduced oxide stress | |
| KR100325608B1 (en) | Shallow trench manufacturing method for isolating semiconductor devices | |
| KR100325609B1 (en) | Shallow trench isolation manufacturing method | |
| KR20010046153A (en) | Method of manufacturing trench type isolation layer in semiconductor device | |
| US5851901A (en) | Method of manufacturing an isolation region of a semiconductor device with advanced planarization | |
| KR100355870B1 (en) | Shallow trench isolation manufacturing method of semiconductor devices | |
| KR100278883B1 (en) | Shallow trench manufacturing method for isolating semiconductor devices | |
| KR19990021366A (en) | Device Separation Method of Semiconductor Device | |
| KR20010002305A (en) | Shallow trench isolation manufacturing method | |
| KR100446279B1 (en) | Method of etching trench of semiconductor device for forming isolation layer by using shallow trench | |
| KR20010001201A (en) | Shallow trench manufacturing method for isolating semiconductor devices | |
| KR100286901B1 (en) | Shallow Trench Manufacturing Method for Isolation of Semiconductor Devices | |
| KR100325610B1 (en) | Shallow trench manufacturing method for isolating semiconductor devices | |
| KR100365738B1 (en) | Method for forming device isolation layer of semiconductor device | |
| KR100274977B1 (en) | Trench manufacturing method for isolation semiconductor device | |
| KR20040006322A (en) | Method for forming isolation layer of semiconductor device | |
| KR20020002943A (en) | Method of forming isolation film | |
| KR100373710B1 (en) | manufacturing method of shallow trench isolation of semiconductor devices | |
| KR100325598B1 (en) | method for shallow trench isolation of semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080103 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |