KR20040016678A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 반도체 장치 및 그의 제조방법에 관한 것으로서, 특히, 선택적 에피 실리콘 형성(Selective Epitaxial Growth)공정을 이용하여 게이트가 형성된 반도체 장치 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a gate formed using a selective epitaxial growth process and a method of manufacturing the same.
반도체 장치는 다수의 전기적 특성을 가진 소자들이 집적되어 형성된 집적회로이다. 로직이나 메모리 제품에는 고집적화된 다수의 트랜지스터(transistor)로 구성되어 있다. 이러한 반도체 장치는 소자가 고집적화 됨에 따라 트랜지스터 하나가 차지하는 공간이 좁아져서 트랜지스터의 구성 중에 중요한 요소인 게이트의 선폭도 극도로 좁아졌다.A semiconductor device is an integrated circuit formed by integrating a plurality of devices having electrical characteristics. Logic and memory products consist of many highly integrated transistors. As semiconductor devices become more integrated, the space occupied by one transistor becomes narrower, and the line width of the gate, which is an important element of the transistor, is extremely narrowed.
일반적으로 반도체 장치에 채용되는 트랜지스터는 모스 트랜지스터로서 게이트와 게이트를 개재하고서 양측으로 소스 및 드레인 정션을 포함하고 있다. 게이트는 소스와 드레인 사이를 소정 거리 이격시키면서 반도체 기판 상에 형성될 채널영역 상에 절연막으로 형성된 박막의 게이트 절연막과, 이 게이트 절연막 상에는 도전막으로 형성된 게이트 도전막이 형성되어 있다. 그리하여, 게이트 도전막과 반도체 기판 사이에 소정의 전위차를 인가하면 채널이온들이 게이트 절연막 하부에 적층되어 소정의 채널을 형성하면서 소스와 드레인 사이에 전류가 통할 수 있도록 한다. 이때, 게이트 도전막에 인가되는 최소전압을 문턱전압이라 한다.In general, a transistor employed in a semiconductor device is a MOS transistor and includes a source and a drain junction on both sides of the gate and the gate. The gate is formed of a thin film gate insulating film formed of an insulating film on a channel region to be formed on a semiconductor substrate with a predetermined distance between the source and the drain, and a gate conductive film formed of a conductive film on the gate insulating film. Thus, when a predetermined potential difference is applied between the gate conductive film and the semiconductor substrate, channel ions are stacked below the gate insulating film to form a predetermined channel so that current can flow between the source and the drain. At this time, the minimum voltage applied to the gate conductive film is referred to as a threshold voltage.
그런데, 이러한 종래의 반도체 장치에 적용되는 모스 트랜지스터(MOS transistor)는 게이트의 선폭이 좁아지면서 소스와 드레인 사이의 거리가 좁아져서 트랜지스터의 작동에 필요한 문턱전압을 형성할 수 없다. 따라서, 선폭이 극도로 좁아지면 트랜지스터 소자를 견실히 형성할 수 없는 단점이 있다.However, the MOS transistor applied to the conventional semiconductor device has a narrow line width of the gate and a narrow distance between the source and the drain, so that a threshold voltage necessary for the operation of the transistor cannot be formed. Therefore, when the line width is extremely narrow, there is a disadvantage in that the transistor element cannot be formed reliably.
따라서, 본 발명이 이루고자 하는 기술적 과제는 선폭이 극도로 좁아지면서 필연적으로 발생하는 쇼트 채널 효과(short channel effect)를 방지하고, 선폭 미세화에 따른 문턱전압의 확보가 용이한 반도체 장치 및 그의 제조방법을 제공하는 것이다.Accordingly, the technical problem to be achieved by the present invention is to prevent a short channel effect inevitably occurring while the line width is extremely narrow, and a semiconductor device and a method of manufacturing the same, which is easy to secure the threshold voltage according to the line width miniaturization To provide.
도 1은 본 발명에 의한 반도체 장치의 단면도이다.1 is a cross-sectional view of a semiconductor device according to the present invention.
도 2 내지 도 8은 본 발명에 의한 반도체 장치의 제조방법을 순차적으로 나타낸 단면도들이다.2 to 8 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치는, 반도체 기판 상에 소자형성 영역을 정의하는 소자분리용 절연막과, 소자형성 영역 상에 형성된 함몰 형성된 트렌지의 측벽에 형성된 트렌치 절연막 스페이서와 트렌치 내부에충진된 에피 실리콘층으로 형성된 에피 실리콘 필러와, 에피 실리콘 필러 상에 형성되어 상부가 소정 굴곡이 형성된 채널용 에피 실리콘층과, 에피 실리콘 층상에 형성된 게이트 절연막과 게이트 도전막으로 형성된 게이트와, 게이트를 개재하고서 양측의 소자형성 영역에 형성된 소스 및 드레인 정션을 포함한다.In order to achieve the above technical problem, the semiconductor device of the present invention, the insulating film for element isolation defining the element formation region on the semiconductor substrate, the trench insulating film spacer and the trench formed on the sidewalls of the recessed trench formed on the element formation region An epi silicon filler formed of an epi silicon layer filled therein, an epi silicon layer for channel formed on the epi silicon filler and having a predetermined curvature formed thereon, a gate formed of a gate insulating film and a gate conductive film formed on the epi silicon layer; Source and drain junctions formed in the device formation regions on both sides via the gate are included.
여기서, 소자분리용 절연막은 실리콘 산화막을 포함하고, 이 실리콘 산화막은 반도체 기판 상에 형성된 트렌치 내부에 충진되어 있는 트렌치형 소자분리용 산화막이다.Here, the isolation film for device isolation includes a silicon oxide film, which is a trench type isolation film that is filled in a trench formed on a semiconductor substrate.
트렌치 절연막 스페이서는 실리콘 산화막으로 형성되어 있고, 에피 실리콘 필러는 선택적 에피 실리콘 성장법으로 형성된다. 채널용 에피 실리콘 층은 상향 돌출 형성된 볼록렌즈형인 것이 추후 이 부분이 게이트의 채널영역이 형성되어 채널 길이를 증가시키기 때문에 쇼트 채널 효과를 방지한다.The trench insulating film spacer is formed of a silicon oxide film, and the epi silicon filler is formed by a selective epi silicon growth method. The epitaxial silicon layer for the channel is a convex lens type which is protruded upward, and this part later prevents the short channel effect because the channel region of the gate is formed to increase the channel length.
채널용 에피 실리콘 층은 선택적 에피 실리콘 성장법으로 과성장된 에피 실리콘인 것이 단결정의 에피 실리콘 층을 볼록렌즈형으로 형성할 수 있어 바람직하다.The episilicon layer for the channel is preferably episilicon overgrown by the selective episilicon growth method, since it is possible to form a single crystal episilicon layer in a convex lens type.
이러한 구성을 가진 본 발명의 반도체 장치의 제조방법은 다음과 같다.The manufacturing method of the semiconductor device of this invention which has such a structure is as follows.
먼저, 반도체 기판 상에 소자분리용 절연막을 형성하여 소자형성 영역을 형성한다. 소자형성 영역 상에 제1실리콘 절연막으로 형성된 게이트 패턴을 형성한다. 게이트 패턴의 측벽에 제1절연막 스페이서를 형성하고, 이러한 게이트 패턴 및 제1절연막 스페이서를 마스크로 이용하여 이온 주입법으로 소자형성 영역에 소스와 드레인 정션을 형성한다. 반도체 기판 상에 형성된 게이트 패턴들 사이에 형성된골 내에 제2실리콘 절연막을 충진하여 형성한다. 그리고, 제1실리콘 절연막을 제거하여 제2실리콘 절연막으로 형성된 게이트 역패턴을 잔류시킨다. 잔류된 제2실리콘 절연막의 측벽에 제2절연막 스페이서를 형성하고, 제2실리콘 절연막과 제2절연막 스페이서를 마스크로 이용하여 건식식각으로 소자형성 영역에 소정 깊이의 트렌치를 형성한다. 트렌치의 측벽에 트렌치 절연막 스페이서를 형성하고, 선택적 에피 실리콘 성장법을 이용하여 트렌치 내부에 에피 실리콘 필러를 형성한다. 에피 실리콘 필러 상부에 에피 실리콘 층을 다시 형성하여 반도체 기판의 기지 실리콘 수준보다 상향 돌출 되도록 채널용 에피 실리콘층을 형성한다. 채널용 에피 실리콘 상에 게이트 절연막과 게이트 도전막을 순차적으로 형성하여 게이트를 완성한다.First, an element isolation region is formed on a semiconductor substrate to form an element formation region. A gate pattern formed of the first silicon insulating layer is formed on the device formation region. A first insulating layer spacer is formed on sidewalls of the gate pattern, and a source and a drain junction are formed in the device formation region by an ion implantation method using the gate pattern and the first insulating layer spacer as a mask. The second silicon insulating layer is filled in the valley formed between the gate patterns formed on the semiconductor substrate. Then, the first silicon insulating film is removed to leave the gate inverse pattern formed of the second silicon insulating film. A second insulating film spacer is formed on sidewalls of the remaining second silicon insulating film, and a trench having a predetermined depth is formed in the device formation region by dry etching using the second silicon insulating film and the second insulating film spacer as a mask. Trench insulating layer spacers are formed on the sidewalls of the trenches, and epi silicon fillers are formed inside the trenches using the selective epi silicon growth method. An epitaxial silicon layer is formed on top of the epitaxial silicon filler to form an epitaxial silicon layer for the channel so as to protrude upward from a known silicon level of the semiconductor substrate. A gate insulating film and a gate conductive film are sequentially formed on the epitaxial silicon for the channel to complete the gate.
여기서, 소자분리용 절연막을 형성하기 위해서, 반도체 기판 상에 포토 공정과 건식 식각법을 이용하여 트렌치를 형성한다. 화학기상 증착법(Chemical VaporDeposition)을 이용하여 실리콘 산화막과 같은 충진용 실리콘 절연막으로 트렌치를 충진하고, 이 충진용 실리콘 절연막을 평탄하게 제거하여 트렌치 내부에만 실리콘 절연막을 잔류시킨다.Here, in order to form an insulating film for device isolation, a trench is formed on the semiconductor substrate using a photo process and a dry etching method. The trench is filled with a filling silicon insulating film such as a silicon oxide film by using a chemical vapor deposition method, and the filling silicon insulating film is removed evenly to leave the silicon insulating film only inside the trench.
그런 다음, 반도체 기판 전면에 제1실리콘 절연막을 형성하고, 이 제1실리콘 절연막 상에 게이트 패턴이 형성된 포토 레지스트를 형성한다. 패터닝된 포토 레지스트를 마스크로 이용하여 건식식각법으로 제1실리콘 절연막에 게이트 패턴을 전사하여 반도체 기판 상에 게이트 패턴이 형성된 제1실리콘 절연막을 형성한다. 여기서, 제1실리콘 절연막은 실리콘 질화막인 것이 추후 습식식각으로 제거될 때, 실리콘 신화막을 포함하는 소자분리용 절연막과 높은 선택비를 얻을 수 있는 습식식각법을 사용할 수 있어 바람직하다.Then, a first silicon insulating film is formed over the entire semiconductor substrate, and a photoresist with a gate pattern is formed on the first silicon insulating film. By using the patterned photoresist as a mask, a gate pattern is transferred to the first silicon insulating layer by dry etching to form a first silicon insulating layer having a gate pattern formed on the semiconductor substrate. Here, when the first silicon insulating film is a silicon nitride film that is later removed by wet etching, it is preferable to use a wet etching method capable of obtaining a high selectivity with an insulating film for isolation of a device including a silicon nitride film.
게이트 측벽에 제1절연막 스페이서를 형성하는 단계는, 반도체 전면에 실리콘 절연막을 형성하고 이 실리콘 절연막을 건식식각법을 이용한 이방성 식각으로 전면 식각하여 측벽에만 실리콘 절연막이 남도록 한다. 실리콘 절연막은 실리콘 산화막인 것이 이후 공정에서 습식식각시 제1실리콘 절연막과 사이에 높은 식각 선택비를 얻을 수 있어 바람직하다.In the forming of the first insulating film spacer on the gate sidewall, a silicon insulating film is formed on the entire surface of the semiconductor and the silicon insulating film is entirely etched by anisotropic etching using a dry etching method so that the silicon insulating film remains only on the sidewall. The silicon insulating film is preferably a silicon oxide film because a high etching selectivity can be obtained between the first silicon insulating film and the wet silicon etching in a subsequent process.
그런 다음, 제1실리콘 절연막으로 형성된 게이트 패턴의 골을 제2실리콘 절연막으로 충진하는 단계는, 반도체 기판 전면에 게이트 패턴 사이의 골을 채울 수 있을 정도로 실리콘 산화막을 두껍게 형성한다. 이때, 실리콘 산화막은 화학기상 증착법을 이용하여 형성한다. 그리고, 소정의 평탄화 공정을 이용하여 제2실리콘 절연막을 제1실리콘 절연막의 상부 수준까지 평탄하게 제거한다. 평탄화 공정은 화학적 기계연마법(Chemical mechanical polishing)을 이용하는 것이 반도체 기판 상에 형성된 막들에 스트레스를 적게 주고 평탄도를 높일 수 있어 바람직하다.Then, filling the valley of the gate pattern formed of the first silicon insulating film with the second silicon insulating film, the silicon oxide film is formed thick enough to fill the valley between the gate pattern on the entire surface of the semiconductor substrate. At this time, the silicon oxide film is formed using a chemical vapor deposition method. Then, the second silicon insulating film is removed evenly to the upper level of the first silicon insulating film using a predetermined planarization process. The planarization process is preferable to use chemical mechanical polishing because it can reduce the stress and increase the flatness of the films formed on the semiconductor substrate.
제1실리콘 절연막을 제거하기 위해서는 습식식각법을 이용하는데, 제1실리콘 절연막이 실리콘 질화막으로 형성되어 인산용액(H3PO4)으로 제거하는 것이 실리콘 산화막으로 형성된 제2실리콘 절연막에 대해서 식각 선택비(etch selectivity)가 높아 바람직하다.In order to remove the first silicon insulating film, a wet etching method is used, and the first silicon insulating film is formed of a silicon nitride film and the removal of the first silicon insulating film with a phosphate solution (H 3 PO 4 ) is performed with respect to the second silicon insulating film formed of the silicon oxide film. (etch selectivity) is preferable because it is high.
에피 실리콘 필러를 형성하는 단계는, 먼저, 반도체 기판 전면에 실리콘 질화막을 형성하고, 이 실리콘 질화막을 건식식각법으로 전면 식각하여 측벽에만 실리콘 질화막을 잔류시켜 제2절연막 스페이서를 만들면서 소자형성 영역의 기지 실리콘을 드러낸다. 제2실리콘 절연막과 제2절연막 스페이서를 마스크로 이용하여 건식식각으로 반도체 기판 상에 소정 깊이의 트렌치를 형성한다.In the forming of the epi silicon filler, first, a silicon nitride film is formed on the entire surface of the semiconductor substrate, and the silicon nitride film is entirely etched by dry etching to leave the silicon nitride film only on the sidewalls, thereby forming a second insulating layer spacer. Expose the base silicone. A trench having a predetermined depth is formed on the semiconductor substrate by dry etching using the second silicon insulating film and the second insulating film spacer as a mask.
에피 실리콘 필러를 형성하는 단계는, 먼저, 반도체 기판 전면에 실리콘 산화막을 형성하고, 이 실리콘 산화막을 전면 식각하여 트렌치 측벽에 트렌치 절연막 스페이서를 형성한다. 그리고, 트렌치 절연막 스페이서를 마스크로 이용하여 선택적 에피 실리콘 성장법(Selective epitaxial growth)으로 트렌치 내부를 소정 깊이까지 충진하여 에피 실리콘 필러를 형성한다.In the forming of the epi silicon filler, first, a silicon oxide film is formed on the entire surface of the semiconductor substrate, and the silicon oxide film is etched entirely to form trench insulation spacers on the trench sidewalls. The trench insulating layer spacer is used as a mask to fill the inside of the trench to a predetermined depth by selective epitaxial growth to form an epi silicon filler.
채널용 에피 실리콘층을 형성하는 단계는, 실리콘 질화막으로 형성된 제2절연막 스페이서를 습식식각으로 제거하고 트렌치의 상부 영역의 기지 실리콘을 노출시킨다. 이렇게 노출된 기지 실리콘과 에피 실리콘 필러의 상부를 시드로 하여 선택적 에피 실리콘 성장법(Selective epitaxial growth)으로 에피 실리콘을 형성하여 채널용 에피 실리콘층을 형성하는 것이 기지 실리콘에 형성된 정션과 채널용 에피 실리콘층과 전기적으로 접촉함으로써, 게이트의 채널 역할을 할 수 있다.In the forming of the epitaxial silicon layer for the channel, the second insulating layer spacer formed of the silicon nitride film is wet-etched to expose the known silicon in the upper region of the trench. The epitaxial silicon layer for the channel and epitaxial epitaxial growth is formed by forming the epitaxial silicon layer through the selective epitaxial growth using the exposed base silicon and the upper part of the epitaxial silicon filler as a seed. In electrical contact with the layer, it can serve as a channel of the gate.
채널용 에피 실리콘층은 에피층을 과성장(epitaxial overgrowth)시켜 측방으로 성장시킴으로써, 패시트(faceting) 현상을 이용하여 그 단부가 반원의 볼록 렌즈형으로 형성되도록 할 수 있다.The epitaxial silicon layer for the channel may be grown laterally by epitaxial overgrowth of the epitaxial layer, so that an end portion thereof may be formed into a semicircular convex lens type by using a faceting phenomenon.
이상과 같이, 본 발명의 반도체 장치 및 그의 제조방법은, 반도체 장치의 선폭이 좁아져서 게이트의 길이가 작아진다 할지라도, 실질적인 채널 길이를 증가시킬 수 있다. 그리하여, 모스 트랜지스터의 쇼트 채널 효과(short channel effect)를 효과적으로 방지할 수 있고, 보다 고집적화된 반도체 장치에서도 작동상태가 양호하고 신뢰성 높은 트랜지스터의 특성을 얻을 수 있다.As described above, the semiconductor device of the present invention and the method of manufacturing the same can increase the substantial channel length even if the line width of the semiconductor device is narrowed so that the gate length becomes small. Thus, the short channel effect of the MOS transistor can be effectively prevented, and even in a highly integrated semiconductor device, it is possible to obtain transistor characteristics with good operating conditions and high reliability.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, embodiments of the present invention illustrated below may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art.
도 1은 본 발명에 따른 반도체 장치를 나타낸 단면도이다.1 is a cross-sectional view showing a semiconductor device according to the present invention.
이를 참조하면, 본 발명의 반도체 장치는, 반도체 기판(100) 상에 소자형성 영역을 정의하기 위해 형성된 소자분리용 절연막(110)과, 소자형성 영역 내에 소정 깊이로 함몰되어 형성된 트렌치 내에 에피 실리콘을 충진하여 형성된 에피 실리콘 필러(180)와, 이 에피 실리콘 필러(180)의 상부에 연장되어 형성된 채널용 에피 실리콘층(190)과, 이 채널용 에피 실리콘층(190) 상에 형성된 게이트 절연막(211)과 게이트 도전막(213)이 순차적으로 적층되어 형성된 게이트(210)를 포함한다.Referring to this, the semiconductor device of the present invention, epitaxial silicon in the isolation layer 110 formed to define the element formation region on the semiconductor substrate 100 and the trench formed by being recessed to a predetermined depth in the element formation region. An epitaxial silicon filler 180 formed by filling, an epitaxial silicon layer 190 extending over the epitaxial silicon filler 180, and a gate insulating layer 211 formed on the epitaxial silicon layer 190. ) And the gate conductive layer 213 are sequentially stacked to include the gate 210.
여기서, 소자분리용 절연막(100)은, 반도체 기판(100) 면에 소정 깊이 함몰되어 형성된 트렌치(미도시) 내에 충진된 실리콘 산화막을 포함한다. 이 실리콘 산화막은 화학기상 증착법으로 형성되며, 특히, 플라즈마를 이용한 화학기상 증착법(Plasma enhanced Chemical Vapor Deposition)으로 형성되는 것이 바람직하다.Here, the device isolation insulating film 100 includes a silicon oxide film filled in a trench (not shown) formed in the semiconductor substrate 100 by recessing a predetermined depth. The silicon oxide film is formed by a chemical vapor deposition method, and particularly preferably formed by a plasma enhanced chemical vapor deposition method using plasma.
에피 실리콘 필러(180)는, 추후 게이트(210)의 채널영역이 형성될 부분의 하부에 배치되어 반도체 기판(100)의 판 면에 대해서 소정깊이 트렌치 형으로 함몰형성되어 있고, 이 에피 실리콘 필러(180)의 측벽을 따라서 트렌치 절연막 스페이서(160)가 형성되어 있다. 그리하여 에피 실리콘 필러(180)와 반도체 기판(100)의 기지 실리콘 사이를 전기적으로 절연되도록 하였다.The epi silicon filler 180 is disposed below the portion where the channel region of the gate 210 is to be formed later, and is formed recessed in a trench shape with a predetermined depth with respect to the plate surface of the semiconductor substrate 100. A trench insulating spacer 160 is formed along the sidewall of 180. Thus, the epi silicon filler 180 and the base silicon of the semiconductor substrate 100 are electrically insulated from each other.
채널용 에피 실리콘층(190)은, 에피 실리콘 필러(180)의 상부와 연결되어 연장하여 선택적으로 성장된 에피 실리콘으로서, 상향 돌출형의 볼록 렌즈형으로 형성되어 있다. 그리하여 그 표면적이 넓고, 추후 형성되는 게이트(210)의 채널 길이를 증가시킨다. 이러한 채널용 에피 실리콘층(190)은, 하부의 에피 실리콘 필러(180)를 시드(seed)로 하여 선택적 에피 실리콘 성장법을 이용하여 성장시킨다. 이때, 에피 과성장법(epi overgrowth)을 이용하면 측벽에 패시트(facet) 현상이 발생하여 상부가 볼록 렌즈형태로 형성된다.The epitaxial silicon layer 190 is connected to the upper portion of the epitaxial silicon filler 180 and is selectively grown on epitaxially grown episilicon. Thus, the surface area thereof is large, and the channel length of the gate 210 formed later is increased. The epitaxial silicon layer 190 is grown using a selective episilicon growth method using a seed epitaxial epitaxial filler 180 as a seed. In this case, when epi overgrowth is used, a facet phenomenon occurs on the sidewalls, and the upper portion is formed in a convex lens shape.
게이트 절연막(211)은, 볼록렌즈형으로 돌출 형성된 채널용 에피 실리콘층(190) 상면에 실리콘 열산화법(thermal oxidation)을 이용하여 실리콘 산화막으로 형성된다. 그밖에, 초박막의 게이트 절연막(211)을 요구할 경우에는, 실리콘 질소 산화막(Oxynitride, SiON)을 적용할 수도 있다. 그리하여, 돌출된 채널용 에피 실리콘층(190)의 형태가 그대로 반영되도록 게이트 절연막(211)을 형성한다.The gate insulating film 211 is formed of a silicon oxide film on the upper surface of the channel epi silicon layer 190 protruding in a convex lens shape using silicon thermal oxidation. In addition, when the ultra-thin gate insulating film 211 is required, a silicon nitrogen oxide film (Oxynitride, SiON) may be used. Thus, the gate insulating film 211 is formed to reflect the shape of the protruding channel epitaxial silicon layer 190 as it is.
게이트 도전막(213)은, 이 게이트 절연막(211) 상에 불순물이 도전성막으로서 불순물이 도핑된 폴리 실리콘을 적용한다.The gate conductive film 213 applies polysilicon doped with impurities as the conductive film on the gate insulating film 211.
소스와 드레인 정션(105)은, 반도체 기판(100)의 기지 실리콘에 게이트(210)를 개재하고서 양측으로 형성된다. 그리고, 이들 정션(105)이 부분적으로 채널용에피 실리콘층(190)의 볼록렌즈 형태로 형성된 상부와 전기적으로 접촉되도록 형성한다.The source and drain junction 105 are formed on both sides of the semiconductor substrate 100 with the gate 210 interposed therebetween. In addition, the junction 105 is formed to be in electrical contact with an upper portion partially formed in the form of a convex lens of the epitaxial silicon layer 190 for the channel.
그밖에, DRAM(Dynamic Random Access Memory)과 같은 메모리 소자를 형성할 경우에는, 비트라인(230)과, 제1전극(251)과 유전막(253) 및 제2전극(255)으로 구성된 캐패시터(250) 등의 공정을 더 진행하여 제품을 완성하고, 로직 제품(LOGIC)의 경우에는 복수의 금속배선층(미도시)을 형성하여 제조공정을 완성한다.In addition, when forming a memory device such as a DRAM (Dynamic Random Access Memory), the capacitor 250 composed of a bit line 230, the first electrode 251, the dielectric film 253 and the second electrode 255 The product is further processed to complete the product, and in the case of a logic product, a plurality of metal wiring layers (not shown) are formed to complete the manufacturing process.
도 2 내지 도 8은 본 발명의 반도체 장치의 제조방법을 순차적으로 나타낸 단면도들이다.2 to 8 are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device of the present invention.
본 발명에 따른 반도체 장치의 제조방법을 순차적으로 요약하여 기술하면, 먼저, 게이트 패턴이 전사된 제1실리콘 절연막의 측벽에 제1절연막 스페이서를 형성한다, 그리고, 게이트 패턴의 골 내부를 제2실리콘 절연막으로 충진한다. 제1실리콘 절연막을 제거하여 제2실리콘 절연막으로 형성된 게이트 역패턴을 형성하여 추후 게이트가 형성될 부분의 반도체 기판을 노출시킨다. 제2실리콘 절연막으로 형성된 게이트 역패턴의 측벽에 제2절연막 스페이서를 형성하고 이를 마스크로 이용하여 기지 실리콘을 식각하여 트렌치를 형성한 다음, 트렌치 내측벽에 트렌치 절연막 스페이서를 형성한다. 선택적 에피 실리콘 성장법을 이용하여 트렌치 내부를 에피 실리콘으로 충진하여 에피 실리콘 필러를 형성한다. 그리고, 제2실리콘 절연막으로 형성된 게이트 역패턴의 측벽에 형성된 제2절연막 스페이서를 제거하고, 이 제2절연막 스페이서에 매몰되었던 기지 실리콘을 노출시킨다. 그런 다음, 선택적 에피 실리콘 성장법을 이용하여, 노출된 기지 실리콘과 에피 실리콘 필러의 상단부를 시드(seed)로 채널용 에피 실리콘층을 형성한다. 이때, 에피 실리콘을 과성장(epitaxial overgrowth)시켜 채널용 에피 실리콘층의 상부가 상향 돌출된 볼록렌즈 형태로 형성한다. 채널용 에피 실리콘층에 게이트 절연막을 형성하고 게이트 도전막을 형성하여 게이트를 형성한다.A method of manufacturing a semiconductor device according to the present invention will be sequentially summarized and described. First, a first insulating film spacer is formed on a sidewall of a first silicon insulating film to which a gate pattern is transferred, and a second silicon is formed inside a valley of the gate pattern. Fill with an insulating film. The first silicon insulating layer is removed to form a gate inverse pattern formed of the second silicon insulating layer, thereby exposing a semiconductor substrate at a portion where the gate is to be formed later. A second insulating layer spacer is formed on the sidewall of the gate inverse pattern formed of the second silicon insulating layer, and the trench is formed by etching the known silicon using the second insulating layer spacer as a mask, and then the trench insulating layer spacer is formed on the inner wall of the trench. An epitaxial silicon filler is formed by filling the inside of the trench with episilicon using a selective episilicon growth method. Then, the second insulating film spacer formed on the sidewall of the gate reverse pattern formed of the second silicon insulating film is removed, and the known silicon buried in the second insulating film spacer is exposed. Then, using the epitaxial epitaxial growth method, the epitaxial silicon layer for the channel is formed by seeding the upper ends of the exposed matrix silicon and the epitaxial silicon filler. In this case, epitaxial overgrowth is formed to form a convex lens in which an upper portion of the epitaxial layer for the channel protrudes upward. A gate insulating film is formed on the epitaxial silicon layer for the channel, and a gate conductive film is formed to form a gate.
상기와 같은 본 발명의 반도체 장치의 제조방법을 상세히 설명하기 위해서 도 2 내지 도8을 참조하여 설명한다.In order to explain the method of manufacturing the semiconductor device of the present invention as described above in detail with reference to FIGS.
도 2를 참조하면, 먼저 반도체 기판(100) 전면에 제1실리콘 절연막(120)으로서 실리콘 질화막을 형성한다. 소정의 포토 및 건식식각 공정을 거쳐서 제1실리콘 질화막(120)에 게이트 패턴을 전사한다. 이때, 실리콘 질화막은 화학기상 증착법(CVD)으로 형성되는 것이 바람직하다. 그리고, 반도체 기판(100) 전면에 제1실리콘 절연막(120)과 다른 실리콘 절연막을 화학기상 증착법(Chemical Vapor Deposition)을 이용하여 형성하고 전면 건식식각으로 게이트 패턴의 측벽에 제1절연막 스페이서(130)를 형성한다. 이때, 제1절연막 스페이서(130)는 실리콘 산화막으로 형성되는 것이 바람직하다. 이렇게 형성된 제1실리콘 절연막(120) 및 제1절연막 스페이서를 마스크로 이용하여 이온 주입법(Ion Implanting)으로 골을 형성하고 있는 개방 영역에 소스 및 드레인 정션(105)을 형성한다.Referring to FIG. 2, first, a silicon nitride film is formed as the first silicon insulating film 120 on the entire surface of the semiconductor substrate 100. The gate pattern is transferred to the first silicon nitride film 120 through a predetermined photo and dry etching process. In this case, the silicon nitride film is preferably formed by chemical vapor deposition (CVD). The first silicon insulating layer 120 and the other silicon insulating layer are formed on the entire surface of the semiconductor substrate 100 using chemical vapor deposition, and the first insulating layer spacer 130 is formed on the sidewall of the gate pattern by dry etching. To form. In this case, the first insulating layer spacer 130 is preferably formed of a silicon oxide film. The source and drain junctions 105 are formed in the open region in which the valleys are formed by ion implantation using the first silicon insulating layer 120 and the first insulating layer spacer formed as a mask.
도 3을 참조하면, 반도체 기판(100) 전면에 화학기상 증착법으로 제2실리콘 절연막(140)을 두껍게 형성한다. 여기서, 제2실리콘 절연막(140)은 실리콘 산화막으로서 제1실리콘 절연막(120)을 형성하고 있는 실리콘 질화막과는 상이한 실리콘 절연막을 적용한다. 그리고, 건식식각(Dry etchback)이나 화학적기계연마법(Chemical Mechanical Polishing)과 같은 소정의 평탄화 공정을 이용하여 제2실리콘 절연막(140)을 제1실리콘 절연막(120)의 상부 수준까지 평탄하게 제거한다. 그러면, 게이트 패턴의 골을 형성하는 부분에 제2실리콘 절연막(140)이 충진된다. 이때, 제1실리콘 절연막(120)으로 형성된 게이트 패턴의 상단이 외부로 노출된다.Referring to FIG. 3, the second silicon insulating layer 140 is thickly formed on the entire surface of the semiconductor substrate 100 by chemical vapor deposition. Here, the second silicon insulating film 140 uses a silicon insulating film that is different from the silicon nitride film forming the first silicon insulating film 120 as the silicon oxide film. The second silicon insulating layer 140 may be evenly removed to an upper level of the first silicon insulating layer 120 by using a predetermined planarization process such as dry etchback or chemical mechanical polishing. Then, the second silicon insulating layer 140 is filled in the portion forming the valley of the gate pattern. In this case, an upper end of the gate pattern formed of the first silicon insulating layer 120 is exposed to the outside.
도 4를 참조하면, 소정의 식각법을 이용하여 노출된 제1실리콘 절연막(120)을 제거한다. 이때, 식각법으로는 건식식각법과 습식식각법을 모두 적용할 수 있으나. 식각 선택비가 상대적으로 높고 기지 실리콘에 손상을 거의 주지 않는 습식식각법을 적용하는 것이 바람직하다. 그리하여, 제1실리콘 절연막(120)을 형성하고 있는 실리콘 질화막을 인산용액(H3PO4)을 이용하여 모두 제거하면, 제2실리콘 절연막(140)과 제1절연막 스페이서(130)로 형성된 게이트 역패턴이 형성되고, 게이트(도 1의 210)가 형성될 부분의 기지 실리콘이 노출된다.Referring to FIG. 4, the exposed first silicon insulating layer 120 is removed using a predetermined etching method. In this case, as an etching method, both dry etching and wet etching may be applied. It is desirable to apply a wet etching method with a relatively high etching selectivity and little damage to the matrix silicon. Thus, when the silicon nitride film forming the first silicon insulating film 120 is removed using the phosphate solution (H3PO4), a gate inverse pattern formed of the second silicon insulating film 140 and the first insulating film spacer 130 is formed. Then, the matrix silicon of the portion where the gate 210 is formed is exposed.
도 5를 참조하면, 반도체 기판(100) 전면에 실리콘 질화막을 형성하고 전면 건식식각하여 제1절연막 스페이서(130)의 측벽에 제2절연막 스페이서(150)를 형성한다. 이때, 제2절연막 스페이서(150)는 화학기상 증착법으로 형성된 실리콘 질화막으로 형성된다. 그런 다음, 제2실리콘 절연막(140)과 제1 및 제2 절연막 스페이서(130,150)를 마스크로 이용하여 건식식각법으로 기지 실리콘을 소정 깊이 식각하여 트렌치(180a)를 형성한다. 반도체 기판(100) 전면에 화학기상 증착법을 이용하여 실리콘 절연막으로서 실리콘 산화막을 형성하고 전면 건식식각하여 트렌치 절연막 스페이서(160)를 형성한다. 이때, 트렌치(180a) 하부면의 기지 실리콘이 노출된다.Referring to FIG. 5, a silicon nitride film is formed on the entire surface of the semiconductor substrate 100, and the second insulating film spacer 150 is formed on the sidewall of the first insulating film spacer 130 by dry etching the entire surface. In this case, the second insulating layer spacer 150 is formed of a silicon nitride film formed by chemical vapor deposition. Next, the trench 180a is formed by etching the predetermined silicon by a dry etching method using the second silicon insulating layer 140 and the first and second insulating layer spacers 130 and 150 as a mask. The silicon oxide film is formed as a silicon insulating film on the entire surface of the semiconductor substrate 100 by chemical vapor deposition, and then the entire surface is etched to form the trench insulating layer spacer 160. At this time, the matrix silicon of the lower surface of the trench 180a is exposed.
도 6을 참조하면, 제2실리콘 절연막(140)과 제1 및 제2절연막 스페이서(120,150) 및 트렌치 절연막 스페이서(160)를 증착 마스크로 이용하여, 선택적 에피 실리콘 성장법으로 트렌치(180a) 내에 에피 실리콘 필러(180)를 형성한다. 이때, 에피 실리콘 필러(180)의 상부면이 반도체 기판(100)의 판 면보다 낮게 형성되도록 하는 것이 추후 형성될 채널용 에피 실리콘층(도 1의 190)의 성장을 위해서 바람직하다.Referring to FIG. 6, the second silicon insulating layer 140, the first and second insulating layer spacers 120 and 150, and the trench insulating layer spacer 160 may be used as deposition masks, and may be formed into the epitaxial trenches 180a by the selective epitaxial silicon growth method. The silicon filler 180 is formed. At this time, it is preferable for the upper surface of the epi silicon filler 180 to be formed lower than the plate surface of the semiconductor substrate 100 for the growth of the epitaxial silicon layer (190 of FIG. 1) to be formed later.
도 7을 참조하면, 실리콘 질화막으로 형성된 제2절연막 스페이서(150)를 습식식각을 이용하여 제거한다. 이때 사용되는 습식식각 용액은 인산 용액(H3PO4)로서 실리콘 신화막으로 형성된 제2실리콘 절연막(140)과 제1절연막 스페이서(130) 및 트렌치 절연막 스페이서(160)와 높은 식각 선택비(etch selectivity)를 갖는다. 그리하여, 제2절연막 스페이서(150)를 제거한 후에도 게이트 역패턴을 형성하는 제2실리콘 절연막(140)과 제1절연막 스페이서(130) 및 트렌치 절연막 스페이서(160)는 거의 손상을 입지 않고 원형을 유지한다. 그러면, 제2절연막 스페이서(150)가 제거되고 그 하부에 차단되었던 기지 실리콘이 드러난다.Referring to FIG. 7, the second insulating layer spacer 150 formed of the silicon nitride layer is removed by wet etching. At this time, the wet etching solution used is a phosphoric acid solution (H 3 PO 4), which has a high etch selectivity between the second silicon insulating layer 140, the first insulating layer spacer 130, the trench insulating layer spacer 160, and the silicon insulating layer. Have Thus, even after the second insulating film spacer 150 is removed, the second silicon insulating film 140, the first insulating film spacer 130, and the trench insulating film spacer 160, which form the gate reverse pattern, remain almost intact and remain circular. . As a result, the second insulating layer spacer 150 is removed to expose the matrix silicon that is blocked below.
그리고, 선택적 에피 실리콘 성장법을 이용하여, 표면이 노출된 에피 실리콘 필러(180)의 상부면과 기지 실리콘을 성장 시드(epi growing seed)로 하여 에피 실리콘을 상징시킨다. 그러면, 에피 실리콘 필러 상에 반구형 볼록 렌즈형의 채널용 에피 실리콘층(190)이 형성된다. 이러한 채널용 에피 실리콘층(190)의 상부면은 평면이 아닌 상향 돌출된 볼록 렌즈형으로 단면적과 경로가 길어지는 특징이 있다.그리하여, 추후에 이 채널용 에피 실리콘층(190)에 게이트 절연막(도 1의 211)과 게이트 도전막(도 1의 213)을 순차적으로 형성하여 게이트를 형성하면, 동일한 선폭에서 보다 연장된 게이트 길이를 확보할 수 있다. 그리하여, 쇼트채널 효과를 효과적으로 방지할 수 있다.In addition, by using an epitaxial epitaxial growth method, epitaxial silicon is represented by using a top surface of the epitaxial silicon filler 180 having exposed surfaces as a growing seed. Then, the epi silicon layer 190 for the channel of the hemispherical convex lens type is formed on the epi silicon filler. The upper surface of the epitaxial silicon layer 190 for the channel has a feature that the cross-sectional area and the path are long because of the convex lens shape that protrudes upward rather than a plane. If the gate is formed by sequentially forming 211 of FIG. 1 and the gate conductive film 213 of FIG. 1, a longer gate length can be secured at the same line width. Thus, the short channel effect can be effectively prevented.
도 8을 참조하면, 표면으로 드러난 채널용 에피 실리콘(190)층 상에 게이트 절연막(211)을 형성한다. 이때, 게이트 절연막(211)은 에피 실리콘을 산화시켜 형성된 실리콘 산화막(SiO2)을 적용할 수도 있고, 게이트 절연막(211)의 전기적 신뢰도를 높이기 위해서 실리콘 질소 산화막(oxynitride, SiON)을 적용할 수도 있다. 그런 다음, 게이트 역패턴에 의해서 형성된 골을 완전히 메울 수 있을 정도로 게이트 도전막(213)을 형성한다. 여기서, 게이트 도전막(213)은 저압 기상 증착법(Low Pressure Chemical Vapor Deposition)을 이용하여 소정의 불순물이 도핑된 폴리 실리콘(Doped polycrystalline silicon)을 적용한다. 그리고, 소정의 평탄화 공정을 이용하여 폴리 실리콘을 제2실리콘 절연막(140)의 상부 수준까지 평탄하게 제거하여 골내부에 폴리 실리콘(doped polycrystalline silicon)을 충진한다. 그러면, 완전한 형태의 게이트(210)가 완성된다.Referring to FIG. 8, a gate insulating layer 211 is formed on the epitaxial layer 190 for the channel exposed to the surface. In this case, the gate insulating film 211 may use a silicon oxide film (SiO 2) formed by oxidizing epi silicon, or a silicon nitrogen oxide film (oxynitride, SiON) may be applied to increase the electrical reliability of the gate insulating film 211. Then, the gate conductive film 213 is formed to sufficiently fill the valley formed by the gate reverse pattern. Here, the gate conductive layer 213 applies doped polycrystalline silicon doped with a predetermined impurity by using a low pressure chemical vapor deposition method. In addition, polysilicon is flattened to an upper level of the second silicon insulating layer 140 using a predetermined planarization process to fill polysilicon (doped polycrystalline silicon) in the bone. The complete gate 210 is then completed.
이후의 공정은 제품의 특성에 따라, DRAM과 같은 메모리 소자의 경우에는, 비트라인 및 캐패시터 형성공정 및 금속배선 공정을 거쳐서 제품을 완성하고, 그 밖의 로직 제품의 경우에는 복수층의 금속배선 공정을 진행하여 제품을 완성한다.Subsequent processes, depending on the characteristics of the product, in the case of memory devices such as DRAM, the product is completed through a bit line and capacitor formation process and a metal wiring process, and in the case of other logic products, a plurality of metal wiring processes are performed. Proceed to complete the product.
이상과 같은 구성을 가진 본 발명의 반도체 장치는, 게이트(210)를 개재하고서 형성된 소스와 드레인 정션(105) 사이의 게이트 채널 길이를 길게 확보할 수 있다. 그리하여, 소자의 집적도가 높아져 선폭이 좁아지더라도 게이트 길이(gate lenth)의 충분히 확보 가능하며 쇼트 채널 효과(short channel effect)를 방지할 수 있고, 반도체 장치의 성능을 향상시킬 수 있다.The semiconductor device of the present invention having the above structure can ensure a long gate channel length between the source and drain junction 105 formed through the gate 210. Thus, even if the integration degree of the device is increased and the line width is narrowed, the gate length can be sufficiently secured, the short channel effect can be prevented, and the performance of the semiconductor device can be improved.
한편, 본 발명의 반도체 장치는, 도 2의 제1실리콘 절연막(120)에 게이트 패턴을 형성한 후, 제1절연막 스페이서(130)를 형성하기 이전에 게이트 채널용 이온을 주입하는 공정을 추가함으로써, 반도체 장치의 작동 성능이나 문턱전압 특성을 향상시킬 수 있다.Meanwhile, in the semiconductor device of the present invention, after the gate pattern is formed on the first silicon insulating film 120 of FIG. 2, a process of injecting ions for the gate channel is added before the first insulating film spacer 130 is formed. The operating performance and threshold voltage characteristics of the semiconductor device can be improved.
상술한 바와 같이 본 발명의 반도체 장치 및 그의 제조방법은, 게이트 형성될 게이트 절연막 하부에 상향 돌출되도록 채널용 에피 실리콘층을 형성함으로써, 게이트 길이를 증가 시켜 쇼트 채널 효과를 효과적으로 방지할 수 있다.As described above, the semiconductor device of the present invention and the method of manufacturing the same may form the epitaxial silicon layer to protrude upwardly under the gate insulating film to be gated, thereby increasing the gate length and effectively preventing the short channel effect.
그리고, 동일 선폭에 대해서 보다 길이가 긴 게이트 채널을 확보할 수 있어, 소자가 집적되더라도 안정된 문턱전압을 얻을 수 있다.Further, a longer gate channel can be secured for the same line width, so that even when the devices are integrated, a stable threshold voltage can be obtained.
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