KR20000062623A - 불휘발성 반도체 메모리장치 및 불휘발성 반도체메모리장치에 기억된 데이터의 재기입 방법 - Google Patents

불휘발성 반도체 메모리장치 및 불휘발성 반도체메모리장치에 기억된 데이터의 재기입 방법 Download PDF

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Abstract

(a) 반도체기판 (11) 의 채널영역위에 형성된 제 1 게이트 절연막 (14), (b) 상기 제 1 게이트 절연막 (14) 위에 형성된 플로팅 게이트 전극 (15), (c) 상기 플로팅 게이트 전극 (15) 위에 형성된 제 2 게이트 절연막 (16), (d) 제 2 게이트 절연막 (16) 위에 형성된 제어 게이트 전극, 및 (e) 제어 게이트 전극 (17) 과 반도체기판 (11) 사이에 단계적인 승압전압을 인가하는 전원 (18) 을 포함하는 불휘발성 반도체 메모리장치로서, 전원 (18) 은, 데이터가 재기입하는 동안에, 상기 전압의 승압폭 및 상기 전압 인가시의 시간을 모두 변화시키는 것을 특징으로 한다. 불휘발성 반도체 메모리장치는, 필요이상 데이터를 소거함 없이, 내부에 기억된 데이터가 소거되는 속도를 증가시킬 수 있다.

Description

불휘발성 반도체 메모리장치 및 불휘발성 반도체 메모리장치에 기억된 데이터의 재기입 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF REWRITING DATA STORED IN NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 메모리장치 및 불휘발성 반도체 메모리장치에 기억된 데이터의 재기입 방법에 관한 것이다.
도 1 은 플로팅 게이트 전극을 갖는 종래의 불휘발성 반도체 메모리셀의 구조를 도시한다.
도시된 불휘발성 메모리셀은 p 형 반도체기판 (1), p 형 반도체기판 (1) 에 형성된 제 1 게이트 절연막 (4), 제 1 게이트 절연막 (4) 에 형성되고 제 1 폴리실리콘으로 이루어진 플로팅 게이트전극 (5), 플로팅 게이트전극 (5) 에 형성되고 ONO (Oxide-Nitride-Oxide) 의 3층 구조를 갖는 제 2 게이트 절연막 (6), 및 제 2 게이트 절연막 (6) 에 형성되고 제 2 폴리실리콘으로 이루어진 제어 게이트전극 (7) 으로 구성된다.
둘다 n+확산층으로 이루어진 소스 (2) 와 드레인 (3) 은 듀플렉스 게이트 (5,7) 의 양측에 p 형 반도체기판 (1) 의 표면에 형성된다.
전원 (8) 은 제어 게이트전극 (7) 과 p 형 반도체기판 (1) 사이에 전압을 인가한다.
예를 들면, 일본특개평 제 7-73688 호 공보, 동제 7-312093 호 공보, 및 동제 7-326196 호, 일본특허공보 제 2645122 호 (일본특개평 제 2-193398 호 공보) 에는 도 1 에 도시된 바와 같은 불휘발성 반도체 메모리셀에 기억된 데이터를 소거하는 방법이 제안되어 있다. 제안된 방법에 따라, 단계적으로 승압된 전압이 제어 게이트전극 (7) 과 p 형 반도체기판 (1) 사이에 인가된다.
이하, 도 2 및 도 3 을 참조하여 그 방법을 설명한다.
불휘발성 메모리셀에 기억된 데이터를 소거하는 상기 방법에서, p 형 반도체기판 (1) 에 비해 음인 전압이 제어게이트 전극 (7) 에 인가되어 플로팅 게이트전극 (5) 에 축적된 전자를 p 형 반도체기판 (1) 으로 방출한다. 이러한 전자방출을 FN 터널방출 (Fowler-Nordheim tunnel discharge) 이라 한다.
이 방법에서, 도 2 에 도시된 바와 같이, 데이터가 소거되기 시작할 때, 전압 V1 의 펄스를 제어게이트 전극 (7) 에 소정횟수 인가한다.
전압 V1 의 펄스를 제어게이트 전극 (7) 에 인가하여도 데이터가 소거되지 않으면, 도 2 에 도시된 바와 같이, 전압 V2 의 펄스를 제어게이트 전극 (7) 에 인가한다. 여기서, 전압 V2 는 전압 V1 보다 소정 승압폭 △V1 (V2=V1+△V1) 만큼 더 높다.
전압 V2 의 펄스를 제어게이트 전극 (7) 에 인가하여도 데이터가 소거되지 않으면, 도 2 에 도시된 바와 같이, 전압 V3 의 펄스를 제어게이트 전극 (7) 에 인가한다. 여기서, 전압 V3 는 전압 V2 보다 소정 승압폭 △V1 (V3=V2+△V1) 만큼 더 높다.
그후, 제어게이트 전극 (7) 에 인가된 전압은, 불휘발성 메모리셀에 기억된 데이터가 완전히 소거될 때까지, 소정승압폭 △V1 만큼 단계적으로 승압된다.
제어게이트 전극 (7) 에 인가되는 전압은 다음 두가지 방법으로 승압된다.
먼저, 도 2 의 실선으로 도시된 바와 같이, 전압 승압폭 △V1 은 비교적 크게 설정하고, 제어게이트 전극 (7) 에 인가된 전압이 상수인 동안의 스텝시간 △t1 은 비교적 짧게 설정한다.
둘째로, 도 2 의 파선으로 도시된 바와 같이, 전압 승압폭 △V2 는 비교적 작게 설정하고, 제어게이트 전극 (7) 에 인가된 전압이 일정한 동안의 스텝시간 △t2 는 비교적 길게 설정한다.
도 2 의 실선으로 도시된 바와 같이, 전압 승압폭 △V1 이 비교적 크고, 스텝시간 △t1 이 비교적 짧을 때에는, 바라는 정도로 데이터 소거를 앞당기는 것이 가능할 것이다. 그러나, 도 3 의 실선 (9) 으로 도시된 바와 같이, 데이터가 바라는 정도로 소거되기 직전에 전압이 승압하면, 전압 승압폭이 전압 승압폭 △V1 보다 더 크기 때문에, 데이터 소거레벨이 전압이 승압된 후의 원하는 데이터 소거 레벨을 초과하게 되어, 데이터가 필요이상으로 과잉소거된다.
이와 대조적으로, 도 2 의 파선으로 도시된 바와 같이, 전압 승압폭 △V2 이 비교적 작고, 스텝시간 △t2 가 비교적 길 때에는, 상기와 같은 방식으로 데이터가 과잉소거되는 것을 방지할 수 있을 것이다. 그러나, 전압 승압폭 △V2 가 전압승압폭 △V1 보다 더 작으므로, 도 3 의 파선으로 도시된 바와 같이, 데이터는 더 저속으로 소거되고, 이는, 데이터를 바라는 정도로 소거하는 데 더 긴 시간이 걸림을 의미한다.
종래의 불휘발성 반도체 메모리장치에서의 상기 문제점을 감안하여, 본 발명의 목적은, 데이터를 과잉소거함 없이, 데이터가 소거되는 속도를 증가시킬 수 있는 불휘발성 반도체 메모리장치를 제공하는 것이다.
또한, 본 발명의 목적은, 상기와 같은 기능을 할 수 있는, 불휘발성 반도체 메모리장치에 기억된 데이터를 소거하는 방법을 제공하는 것이다.
본 발명의 일태양에서는, (a) 반도체기판의 채널영역 위에 형성된 제 1 게이트 절연막, (b) 제 1 게이트 절연막 위에 형성된 플로팅 게이트전극, (c) 플로팅 게이트전극 위에 형성된 제 2 게이트 절연막, (d) 제 2 게이트 절연막 위에 형성된 제어게이트 전극, 및 (e) 제어게이트 전극과 반도체기판 사이에서 전압을 단계적으로 승압시키는 전원을 포함하는 불휘발성 반도체 메모리장치로서, 전원은, 데이터를 재기입하는 동안에, 전압의 단계적인 승압폭 및 승압하는 동안의 스텝시간을 모두 변화시키는 것임을 특징으로 하는 불휘발성 반도체 메모리장치를 제공한다.
본 발명의 다른 태양에서는, (a) 반도체기판의 채널영역 위에 형성된 제 1 게이트 절연막, (b) 제 1 게이트 절연막 위에 형성된 플로팅 게이트전극, (c) 플로팅 게이트전극 위에 형성된 제 2 게이트 절연막, 및 (d) 제 2 게이트 절연막 위에 형성된 제어게이트 전극으로 구성된 불휘발성 반도체 메모리장치에 기억된 데이터를 재기입하는 방법으로서, 이 방법은, 제어게이트 전극과 반도체기판 사이에서 전압을 단계적으로 승압하는 단계를 포함하고, 데이터를 재기입하는 동안에, 전압의 승압폭 및 전압이 일정한 동안의 스텝시간을 모두 변화시키는 것을 특징으로 하는 방법을 제공한다.
도 1 은 종래의 불휘발성 반도체 메모리장치의 단면도.
도 2 는 불휘발성 반도체 메모리장치에 인가되는 데이터 소거용 전압과, 이 전압을 인가하는 동안의 총 시간과의 관계를 도시한 그래프.
도 3 은 도 1 에 도시된 불휘발성 반도체 메모리장치의 임계전압과, 데이터 소거용 전압을 인가하는 동안의 시간과의 관계를 도시한 그래프.
도 4 는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리장치를 도시한 단면도.
도 5 는 도 4 에 도시된 불휘발성 반도체 메모리장치에 인가되는 데이터 소거용 전압과, 이 전압을 인가하는 동안의 총 시간과의 관계를 도시한 그래프.
도 6 은 도 4 에 도시한 불휘발성 반도체 메모리장치의 임계전압과, 도 4 에 도시된 불휘발성 반도체 메모리장치에서 데이터 소거용 전압을 인가하는 동안의 시간과의 관계를 도시한 그래프.
도 7 은 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리장치에 기억된 데이터 소거방법의 각 수행 단계를 도시한 흐름도.
*도면의 주요부분에 대한 간단한 설명*
1,11 : p 형 반도체기판 2, 12 : 소스
3, 13 : 드레인 4, 14 : 제 1 게이트 절연막
5, 15 : 플로팅 게이트전극 6, 16 : 제 2 게이트 절연막
7, 17 : 제어 게이트전극 8, 18 : 전원
도 4 는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리장치를 도시한다.
불휘발성 반도체 메모리장치는 p 형 반도체기판 (11), p 형 반도체기판 (11) 에 형성된 듀플렉스 게이트 구조, 및 전원 (18) 으로 이루어진다.
듀플렉스 게이트 구조는, p 형 반도체기판 (1) 위에 형성되고 약 100 Å의 막두께를 갖는 제 1 게이트 절연막 (14), 제 1 게이트 절연막 (14) 위에 형성되고 제 1 폴리실리콘으로 이루어진 플로팅 게이트전극 (15), 플로팅 게이트전극 (15) 위에 형성되고 ONO 의 3층구조를 가지며 산화막두께로 환산하여 약 200Å의 막두께를 갖는 제 2 게이트 절연막 (16), 및 제 2 게이트 절연막 (16) 위에 형성되며 제 2 폴리실리콘으로 이루어진 제어게이트 전극 (17) 으로 구성된다.
둘다 n+확산층으로 이루어진 소스 (2) 및 드레인 (13) 은 듀플렉스 게이트구조의 양측에 p 형 반도체기판 (11) 표면에 형성된다.
전원 (18) 은, 도 5 에 도시된 바와 같이, 제어게이트 전극 (17) 과 p 형 반도체기판 (11) 사이에 펄스전압을 인가한다.
이하, 도 4 에 도시된 불휘발성 반도체 메모리장치에 기억된 데이터 소거방법을 설명한다.
불휘발성 반도체 메모리장치로부터 데이터를 독출할 때, 1V, 0V, 및 5V 전압이 드레인 (13), 소스 (12), 및 제어게이트 전극 (17) 에 각각 인가된다. 그후, 드레인 전류의 하이 또는 로우레벨에 따라 상태 "0"또는 "1"이 결정된다. 플로팅 게이트 전극 (15) 에 전자가 축적되면, 드레인 전류는 하이레벨에 있고, 플로팅 게이트전극 (15) 에 전자가 축적되지 않으면, 드레인 전류는 로우레벨에 있다.
데이터가 불휘발성 반도체 메모리장치에 기입될 때, 예컨대, 약 6V, 0V, 및 12V 가 드레인 (13), 소스 (12), 및 제어게이트 전극 (17) 에 각각 인가된다. 이들 전압의 인가로 인해 드레인 (13) 근방에 임팩트 이온화 (impact ionization)가 일어나고, 그 결과, 전자가 플로팅 게이트전극 (15) 으로 주입되어, 불휘발성 반도체 메모리장치에 데이터가 기입된다.
그 결과, 플로팅 게이트 전극 (15) 에 전자가 충분히 축적되고, 불휘발성 반도체 메모리장치의 임계전압은, 예컨대, 7V 의 비교적 높은 전압으로 설정된다.
플로팅 게이트전극 (15) 에 축적된 전자를 방출하므로써 불휘발성 반도체 메모리장치로부터 데이터가 소거되고, 불휘발성 반도체 메모리장치의 임계값을, 예컨대, 3V 의 비교적 낮은 전압으로 설정한다.
전자를 방출할 때, 소스 (12) 와 드레인 (13) 은 모두 플로팅 상태로 하고, 음전압 V 를 반도체기판 (11) 과 제어게이트 전극 (17) 사이에 인가한다. 그 결과, 전자를 플로팅 게이트전극 (15) 으로부터 반도체기판 (11) 으로 제 1 게이트 절연막 (14) 을 통해 FN 터널방출현상에 의해 방출시킨다.
도 5 는 불휘발성 반도체 메모리장치에 기억된 데이터의 소거방법에서의 반도체기판 (11) 과 제어게이트 전극 (17) 사이에 인가되는 전압파형을 도시한다.
도 5 에 도시된 바와 같이, 처음에, 초기전압 V0가 반도체기판 (11) 과 제어게이트 전극 (17) 사이에 인가된다. 초기전압 V0가 최대적산시간 △t1 동안 인가된 후, 인가되는 전압은 승압폭 △V1 만큼 승압된다. 즉, (V0+△V1) 전압이 반도체기판 (11) 과 제어게이트 전극 (17) 사이에 인가된다.
반도체기판 (11) 과 제어게이트 전극 (17) 사이에 전압 (V0+△V1) 이 인가되어도, 불휘발성 반도체 메모리장치의 임계전압이 소정 임계전압에 도달하지 않는 경우에는, 전압 (V0+△V1) 은 최대적산시간 △t1 만큼 인가된다.
그후, 불휘발성 반도체 메모리장치의 임계전압이 소정 임계전압에 도달하기 전에는, 반도체기판 (11) 과 제어게이트 전극 (17) 사이에 인가되는 전압은 최대적산시간 △t1 마다 승압폭 △V1 만큼 승압된다.
최대적산시간 △t1 마다 승압폭 △V1 만큼 승압되는 전압을 인가함으로써 불휘발성 반도체 메모리장치의 임계전압이 소정의 임계전압에 도달한 후, 반도체기판 (11) 과 제어게이트 전극 (17) 사이에 인가되는 전압은 최대적산시간 △t2 마다 승압폭 △V2 만큼 승압된다. 여기서, 최대적산시간 △t1 이 최대적산시간 △t2 보다 작고 (△t1＜△t2), 승압폭 △V1 은 승압폭 △V2 보다 더 크다 (△V1＞△V2).
상술한 바와 같이, 불휘발성 반도체 메모리장치의 임계전압이 소정 전환점 Ta 에 도달하기 전에는, 승압폭 △V1 은 비교적 높게 설정되고, 최대적산시간 △t1 은 비교적 짧게 설정된다. 그러므로, 도 6 에 도시된 바와 같이, 불휘발성 반도체 메모리장치에 기억된 데이터의 소거에 필요한 시간 TM1 을 단축하는 것이 가능하다.
불휘발성 반도체 메모리장치의 임계전압이 소정의 전환점 Ta 에 도달한 후에는, 승압폭 △V2 를 비교적 높게 설정하고 최대적산시간 △t2 를 비교적 길게 설정한다. 그 결과, 도 6 에 도시된 바와 같이, 불휘발성 반도체 메모리장치에 기억된 데이터의 소거에 필요한 시간 TM2 이 불가피하게 약간 길어지더라도, 불휘발성 반도체 메모리장치의 임계전압이 소정의 임계전압을 초과함에 따라 데이터가 과잉소거되는 것을 방지할 수 있다.
이하, 불휘발성 반도체 메모리장치에 기억된 데이터의 소거방법의 일례를 설명한다.
도 7 은 이 방법의 각 단계를 도시한 흐름도이다.
이 예에서는, 약 6V, 0V, 및 12V 를 드레인 (13), 소스 (12), 및 제어게이트 전극 (17) 에 각각 인가하여 드레인 (13) 근방에서 임팩트 이온화를 유기시키고 플로팅 게이트 전극 (15) 에 전자를 주입하는 것으로 가정하고, 또한, 불휘발성 반도체 메모리장치의 임계전압은 7V 의 비교적 높게 설정되어 있는 것으로 가정한다.
데이터가 소거될 때, 소스 (12) 와 드레인 (13) 은 모두 플로팅 상태로 하고, 반도체기판 (11) 과 제어게이트 전극 (17) 사이에는 음전압을 인가한다. 그 결과, 전자는 플로팅 게이트전극 (15) 으로부터 반도체기판 (11) 으로 제 1 게이트 절연막 (14) 을 통해 FN 터널방출현상에 의해 방출되어, 데이터가 소거된다.
이 예에서, 처음에, 5 msec 의 펄스폭과 -13 V 의 전압을 갖는 펄스가 반도체기판 (11) 과 제어게이트 전극 (17) 사이에 인가된다 (도 7 의 단계 100).
반도체기판 (11) 과 제어게이트 전극 (17) 사이에 펄스를 인가하면서, 불휘발성 반도체 메모리장치의 임계전압이, 예컨대, 5V 와 같아지는지 또는 그보다 더 작아지는지를 소정시간마다 체크한다 (도 7 의 단계 110).
불휘발성 반도체 메모리장치의 임계전압이 5V 보다 크면 (단계 110 에서의 NO), 반도체기판 (11) 과 제어게이트 전극 (17) 사이에 펄스가 인가된 최대적산시간을 산출한 후, 이렇게 산출된 최대적산시간이 소정의 최대적산시간으로 설정된 20 msec 이내인지의 여부를 판정한다 (도 7 의 단계 120).
반도체기판 (11) 과 제어게이트 전극 (17) 사이에 20 msec 동안 펄스를 인가하여도, 불휘발성 반도체 메모리장치의 임계전압이 5V 이하로 되지 않는 경우에는, (단계 120 에서의 YES), 이 펄스를 절대값에서 1V 승압된 전압이 되게 한다 (도 7 의 단계 130). 즉, 펄스전압을 -14V 로 설정한다.
그후, 단계 110, 120, 및 130 을 반복한다.
구체적으로, 반도체기판 (11) 과 제어게이트 전극 (17) 사이에 -14V 의 펄스를 인가하면서, 불휘발성 반도체 메모리장치의 임계전압이 5V 와 같아지거나 또는 그보다 더 작아지는지를 소정시간마다 체크한다 (도 7 의 단계 110).
불휘발성 반도체 메모리장치의 임계전압이 5V 보다 더 크면 (단계 110 에서의 NO), 반도체기판 (11) 과 제어게이트 전극 (17) 사이에 펄스가 인가된 최대적산시간을 산출한 후, 이렇게 산출된 최대적산시간이 소정의 최대적산시간으로 설정된 20 msec 이내인지의 여부를 판정한다 (도 7 의 단계 120).
반도체기판 (11) 과 제어게이트 전극 (17) 사이에 20 msec 동안 -14V 의 펄스가 인가되어도 불휘발성 반도체 메모리장치의 임계전압이 5V 이하로 되지 않는 경우에는 (단계 120 에서의 YES), 이 펄스를 절대값에서 1V 승압된 전압이 되게 한다. 즉, 펄스전압을 -15V 로 설정한다.
상술한 바와 같이, 동일전압이 최대적산시간 20 msec 동안 인가되는 조건에서 펄스전압을 승압폭 1V 만큼 단계적으로 승압한다. 이러한 전압을, 불휘발성 반도체 메모리장치의 임계전압이 5V 이내로 될 때까지, 제어게이트 전극 (17) 과 반도체기판 (11) 사이에 인가한다 (단계 110 에서의 YES).
예를 들면, -15V 의 전압이 인가된 최대적산시간이 15 msec 일 때, 불휘발성 반도체 메모리장치의 임계전압은 5V 인 것으로 가정한다 (단계 110 에서의 YES).
이 경우, 인가되는 전압이 0.5V 승압된다 (도 7 에서의 단계 140). 즉, 5 msec 의 펄스폭과 -15.5 V 의 전압을 갖는 펄스가 반도체기판 (11) 과 제어게이트 전극 (17) 사이에 인가된다.
그후, -15.5 V 의 전압을 갖는 펄스를 반도체기판 (11) 과 제어게이트 전극 (17) 사이에 인가하면서, 불휘발성 반도체 메모리장치의 임계전압이 최종 임계전압으로 설정된 3V 에 도달하는지의 여부를 소정 시간마다 체크한다 (도 7 의 단계 150).
불휘발성 반도체 메모리장치의 임계전압이 3V 보다 더 크면 (단계 150 에서의 NO), -15.5V 의 전압을 갖는 펄스가 반도체기판 (11) 과 제어게이트 전극 (17) 사이에 인가된 최대적산시간을 산출한 후, 이렇게 산출된 최대적산시간이 소정의 최대적산시간으로 설정된 40 msec 이내인지의 여부를 판정한다 (도 7 의 단계 160).
반도체기판 (11) 과 제어게이트 전극 (17) 사이에 40 msec 동안 펄스가 인가되어도 불휘발성 반도체 메모리장치의 임계전압이 3V 이하로 되지 않는 경우에는 (단계 160 에서의 YES), 이 펄스를 0.5V 승압된 전압이 되게 한다 (도 7 의 단계 140). 즉, 펄스전압을 -16V 로 설정한다.
상술한 바와 같이, 동일전압이 최대적산시간 40 msec 동안 인가되는 조건에서 펄스전압을 승압폭 0.5V 만큼 단계적으로 승압한다. 이러한 전압을, 불휘발성 반도체 메모리장치의 임계전압이 3V 이내로 될 때까지, 제어게이트 전극 (17) 과 반도체기판 (11) 사이에 인가한다 (단계 150 에서의 YES).
불휘발성 반도체 메모리장치의 임계전압이 최종 임계전압으로 설정된 3V 에 도달할 때 (단계 150 에서의 YES), 제어게이트 전극 (17) 과 반도체기판 (11) 사이의 펄스 인가를 종료한다.
상기 실시예에서, 5V 의 전환점 Ta (도 6 참조) 는 3V 의 최종 임계전압으로 설정된다. 불휘발성 반도체 메모리장치의 임계전압이 5V 의 전환점에 도달하기 전에는, 승압전압을 비교적 높게 설정하고 (이 실시예에서는 1V), 동일한 인가전압이 유지되는 최대적산시간을 비교적 짧게 설정한다 (이실시예에서는 20 msec). 불휘발성 반도체 메모리장치의 임계전압이 5V 의 전환점에 도달한 후에는, 승압전압을 비교적 작게 설정하고 (이 실시예에서는 0.5V), 동일한 인가전압이 유지되는 최대적산시간을 비교적 길게 설정한다 (이실시예에서는 40 msec).
상술한 바와 같이, 이 실시예에 따르면, 플로팅 게이트전극 (15) 에 전자가 많이 축적되어 불휘발성 반도체 메모리장치의 임계전압이 비교적 높기 때문에, 제 1 게이트 절연막 (14) 에 인가된 전계가 완화되도록, 처음에, 제어게이트 전극 (17) 과 반도체기판 (11) 사이에 보다 낮은 전압의 펄스를 인가한다.
불휘발성 반도체 메모리장치의 임계전압이 전환점 Ta 에 도달하기 전에는, 즉, 임계전압이 아직 높은 경우에는, 펄스전압을 더 큰 승압폭만큼 승압하여 임계전압이 가능한 한 빨리 전환점 Ta 에 도달하도록 한다.
불휘발성 반도체 메모리장치의 임계전압이 전환점 Ta 에 도달한 후에는, 펄스전압을 보다 작은 승압폭만큼 승압하고, 동일 인가전압이 유지되는 최대적산시간을 더 길게 한다.
상술한 바와 같이, 제어게이트 전극 (17) 과 반도체기판 (11) 사이에 인가되는 전압을 제어하므로써, 데이터 소거중에 제 1 게이트 절연막에 인가되는 전계를 가능한 한 낮게 하는 것이 가능하고 데이터가 소거되는 속도를 증가시키는 것이 가능할 것이다.
또한, 불휘발성 반도체 메모리장치의 임계전압을, 최종 소거전압을 초과하지 않는 범위에서, 소정의 최종 임계전압에 거의 일치시키는 것이 가능하다.
상기 실시예는 하나의 전환점 Ta 만 갖도록 설계되었지만, 둘 이상의 전환점을 설정하는 것도 가능하다.
예를 들면, 상기 실시예에서 5V 의 제 1 중간 임계전압을 제 1 전환점으로 설정한 다음에, 4V 의 제 2 중간 임계전압을 제 2 전환점으로 설정할 수 있다. 제 1 과 제 2 중간점 사이에, 승압폭을 0.7V 로 설정하고, 동일 인가전압이 유지되는 동안의 최대적산시간을, 예컨대, 30 msec 로 설정한다.
전환점의 수를 증가하면, 데이터 소거 중에, 제 1 게이트 절연막 (14) 에 인가되는 전계를 증가시킴없이, 불휘발성 반도체 메모리장치의 임계전압이 최종 임계전압에 도달하기까지의 시간을 단축하는 것이 가능한 이점이 있다.
이하, 상기 본 발명에 의해 얻어진 이점을 기술한다.
본 발명에 따르면, 불휘발성 반도체 메모리장치의 임계전압이 소정의 최종 임계전압에 도달하기 전에는, 승압폭을 비교적 높게 설정하고 승압된 전압이 일정한 동안의 시간을 비교적 짧게 설정하고, 불휘발성 반도체 메모리장치의 임계전압이 소정의 최종 임계전압에 도달한 후에는, 승압폭을 비교적 작게 설정하고 승압된 전압이 일정한 동안의 시간을 비교적 길게 설정한다.
불휘발성 반도체 메모리장치의 임계전압이 소정의 최종 임계전압에 도달하기 전에는, 다량의 전자가 플로팅 게이트전극에 축적된다. 따라서, 불휘발성 반도체 메모리장치의 임계전압이 소정의 최종 임계전압에 도달하기 전에는, 제 1 게이트 절연막에 인가되는 전계를 완화하도록, 제어게이트 전극과 반도체기판 사이에 비교적 낮은 전압을 인가한다. 플로팅 게이트전극에 축적된 전자를 방출하면서, 즉, 데이터를 소거하면서, 제어게이트 전극과 반도체기판 사이에 인가된 전압을 승압한다. 데이터 소거의 개발에 따라, 승압폭은 더 작게 설정되고 전압이 일정한 동안의 시간은 더 길게 설정된다.
상기한 바와 같이, 제어게이트 전극과 반도체기판 사이에 인가되는 전압을 변화시키므로써, 데이터 소거 동안에 제 1 게이트 절연막에 인가된 전계를 가능한 한 완화시키고, 데이터 소거 속도를 증가시키는 것, 즉, 불휘발성 반도체 메모리장치에 기억된 데이터 소거에 필요한 시간을 단축하는 것이 가능하다.
또한, 불휘발성 반도체 메모리장치의 임계전압이 데이터 소거 종료 직전에 소정의 최종 임계전압을 초과하는 것, 즉, 데이터가 과잉소거되는 것을 방지할 수 있다.

Claims (10)

  1. (a) 반도체기판 (11) 의 채널영역 위에 형성된 제 1 게이트 절연막 (14);
    (b) 상기 제 1 게이트 절연막 (14) 위에 형성된 플로팅 게이트전극 (15);
    (c) 상기 플로팅 게이트전극 (15) 위에 형성된 제 2 게이트 절연막 (16);
    (d) 상기 제 2 게이트 절연막 (16) 위에 형성된 제어게이트 전극 (17); 및
    (e) 상기 제어게이트 전극 (17) 과 상기 반도체기판 (11) 사이에 단계적으로 승압되는 전압을 인가하는 전원 (18) 을 포함하는 불휘발성 반도체 메모리장치로서,
    상기 전원 (18) 은, 데이터의 재기입 동안에, 상기 전압의 승압폭과 상기 전압의 인가가 유지되는 동안의 스텝시간을 모두 변화시키는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  2. 제 1 항에 있어서,
    상기 전원 (18) 은 소정 시간에서 상기 승압폭과 상기 스텝시간을 모두 변화시키는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  3. 제 2 항에 있어서,
    상기 전원은 제 1 승압폭이 제 2 승압폭보다 더 작고 제 1 스텝시간이 제 2 스텝시간보다 더 긴 전압을 인가하는 것으로서, 상기 제 1 승압폭은 상기 전압이 상기 소정 시간후에 승압된 폭으로 설정되고, 상기 제 2 승압폭은 상기 전압이 상기 소정 시간전에 승압된 폭으로 설정되며, 상기 제 1 스텝시간은 상기 전압이 상기 소정 시간후에 일정한 상태인 동안의 스텝시간으로 설정되고, 상기 제 2 스텝시간은 상기 전압이 상기 소정 시간전에 일정한 상태인 동안의 스텝시간으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  4. 제 1 항에 있어서,
    상기 전원 (18) 은 복수의 소정시간 각각에서 상기 승압폭과 상기 스텝시간을 모두 변화시키는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  5. 제 4 항에 있어서,
    상기 전원 (18) 은 제 1 승압폭이 제 2 승압폭보다 더 작고 제 1 스텝시간이 제 2 스텝시간보다 더 긴 전압을 인가하는 것으로서, 상기 제 1 승압폭은 상기 전압이 상기 복수의 소정 시간 각각의 후에 승압된 폭으로 설정되고, 상기 제 2 승압폭은 상기 전압이 상기 복수의 소정 시간 각각의 전에 승압된 폭으로 설정되며, 상기 제 1 스텝시간은 상기 전압이 상기 복수의 소정 시간 각각의 후에 일정한 상태인 동안의 스텝시간으로 설정되고, 상기 제 2 스텝시간은 상기 전압이 상기 복수의 소정 시간의 각각의 전에 일정한 상태인 동안의 스텝시간으로 설정되는 것을 특징으로 하는 불휘발성 반도체 메모리장치.
  6. (a) 반도체기판 (11) 의 채널영역 위에 형성된 제 1 게이트 절연막 (14), (b) 상기 제 1 게이트 절연막 (14) 위에 형성된 플로팅 게이트전극 (15), (c) 상기 플로팅 게이트전극 (15) 위에 형성된 제 2 게이트 절연막 (16), 및 (d) 상기 제 2 게이트 절연막 (16) 위에 형성된 제어게이트 전극 (17) 을 포함하는 불휘발성 반도체 메모리장치에 기억된 데이터의 재기입 방법으로서,
    상기 방법은, 상기 제어게이트 전극 (17) 과 상기 반도체기판 (11) 사이에 단계적으로 승압하는 전압을 인가하는 단계를 포함하며,
    데이터 재기입 동안에, 상기 전압의 승압폭과 상기 전압이 일정한 상태인 동안의 스텝시간이 모두 변화되는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    (a) 시간을 미리 설정하는 단계, 및
    (b) 상기의 소정 시간에서 상기 승압폭과 상기 스텝시간을 모두 변화시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    상기 승압폭과 상기 스텝시간은 제 1 승압폭이 제 2 승압폭보다 더 작고 제 1 스텝시간이 제 2 스텝시간보다 더 길도록 변화되고, 상기 제 1 승압폭은 상기 전압이 상기 소정 시간후에 승압되는 폭으로 설정되고, 상기 제 2 승압폭은 상기 전압이 상기 소정 시간전에 승압되는 폭으로 설정되며, 상기 제 1 스텝시간은 상기 전압이 상기 소정 시간후에 일정한 상태인 동안의 스텝시간으로 설정되고, 상기 제 2 스텝시간은 상기 전압이 상기 소정 시간전에 일정한 상태인 동안의 스텝시간으로 설정되는 것을 특징으로 하는 방법.
  9. 제 6 항에 있어서,
    (a) 복수의 시간을 미리 설정하는 단계, 및
    (b) 상기 소정 시간의 각각에서 상기 승압폭과 상기 스텝시간을 모두 변화시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 승압폭과 상기 스텝시간은 제 1 승압폭이 제 2 승압폭보다 더 작고 제 1 스텝시간이 제 2 스텝시간보다 더 길도록 변화되고, 상기 제 1 승압폭은 상기 전압이 상기 소정 시간의 각각의 후에 승압되는 폭으로 설정되고, 상기 제 2 승압폭은 상기 전압이 상기 소정 시간의 각각의 전에 승압되는 폭으로 설정되며, 상기 제 1 스텝시간은 상기 전압이 상기 소정 시간의 각각의 후에 일정한 상태인 동안의 스텝시간으로 설정되고, 상기 제 2 스텝시간은 상기 전압이 상기 소정 시간의 각각의 전에 일정한 상태인 동안의 스텝시간으로 설정되는 것을 특징으로 하는 방법.
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