KR20000060602A - 반도체 웨이퍼 제조 방법 - Google Patents
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Abstract
본 발명에 따른 웨이퍼 제조 방법에서는 식각된 웨이퍼의 양면을 폴리싱하는 더블 사이드 폴리싱 단계를 포함한다. 상기 더블 사이드 폴리싱 단계에서는 소정 크기의 연마제를 가지는 슬러리를 사용하여 래핑되거나 그라인딩된 웨이퍼의 전면을 폴리싱하고 그리고 상기 슬러리를 이용하여 웨이퍼의 후면을 폴리싱한다. 이와 같이, 식각된 웨이퍼의 전면 및 후면을 폴리싱하여, 웨이퍼 후면의 평탄도를 높임으로써, 웨이퍼 후면의 오염도가 줄어들고, 이에 따라 반도체 제조 공정의 수율이 높아진다.
Description
본 발명은 웨이퍼 제조 방법에 관한 것으로서, 구체적으로는 웨이퍼의 표면을 처리하는 웨이퍼 제조 방법에 관한 것이다.
오늘날 반도체 소자 제조용 재료로서 광범위하게 사용되고 있는 실리콘 웨이퍼(silicon wafer)는 다결정의 실리콘을 원재료로 하여 만들어진 결정 실리콘 박판을 말한다. 실리콘은 일반적으로 산화물인 실리콘(SIO2)으로서, 모래, 암석, 광물 등의 형태로 존재하며, 이들은 지각의 1/3 정도를 구성하고 있어서 지구상에서 매우 풍부하게 존재하고 있다. 따라서, 실리콘은 반도체 산업에 매우 안정적으로 공급될 수 있는 재료일 뿐만 아니라, 독성이 전혀 없어 환경적으로 매우 우수한 재료이다.
또한, 실리콘으로 만들어진 실리콘 웨이퍼는 넓은 에너지 밴드 갭(energy band gap; 1.2eV)을 갖고 있기 때문에, 비교적 높은 고온(약 200℃ 정도까지)에서도 소자가 동작될 수 있는 장점이 있다. 이러한 장점 때문에 실리콘 웨이퍼는 반도체 산업에서 DRAM, ASIC, TR, CMOS, ROM, EPROM 등의 다양한 형태의 반도체 소자를 만드는데 이용되며, 이들 소자들은 컴퓨터, 전자 제품, 산업용 기계, 인공 위성 등의 모든 산업 분야에서 없어서는 안될 중요한 부품들이다.
실리콘 웨이퍼는 처리 방법에 따라 폴리시드 웨이퍼(polished wafer), 에피텍시얼 웨이퍼(epitaxial wafer), SOI 웨이퍼(silicon on insulator wafer), 디퓨즈드 웨이퍼(diffused wafer) 및 하이 웨이퍼(HI wafer) 등으로 구분된다. 그 중 폴리시드 웨이퍼는 가장 일반적인 웨이퍼로서, 다결정 실리콘을 다결정 원형봉인 잉곳(ingot)으로 만들어 이를 일정한 두께로 절단하고 그리고 연마, 식각, 경면가공, 세정의 공정을 거쳐 생산된다.
도 1 내지 도 2b를 참조하면, 종래의 기술에 따른 웨이퍼 제조 방법은 일반적으로, 크게 잉곳 성장(ingot growing) 공정 및 웨이퍼링(wafering) 공정으로 구분되며, 웨이퍼링 공정은 슬라이싱(slicing) 단계(S1), 러프 베벨링(rough beveling) 단계(S3), 래핑(lapping) 단계(S5), 파인 베벨링(fine beveling) 단계(S7), 그라인딩(grinding) 단계(S9), 식각(etching) 단계(S11), 열 처리(wafer heat treatment) 단계(S13), 에지 폴리싱(edge polishing) 단계(S15), 파이널 폴리싱(fine polishing) 단계(S17), 포스트 크리닝(post cleaning) 단계(S19), 정밀 검사(inspection) 단계(S21) 및 파이널 크리닝(final cleaning) 단계(S23)의 순으로 진행된다. 웨이퍼는 이 웨이퍼링 과정에 의해 평탄도(flatness) 및 표면 미세-거칠기(surface micro-roughness) 등이 결정된다. 그리고, 웨이퍼의 평탄도 및 미세 거칠기에 의해서 웨이퍼 표면의 오염도 또한 결정된다.
우선, 러프 베벨링 단계(S3)에서는 슬라이싱 단계(S1)에서 규격에 따라 소정의 두께로 절단된 웨이퍼의 측면을 요구되는 크기가 유지되도록 연마한다. 래핑 단계(S5)에서는 슬라이싱 단계(S1)에 의해서 슬라이싱된 웨이퍼의 표면에 발생된 표면 손상 및 평탄도를 향상시키기 위해 소정의 크기를 가지는 연마제가 포함된 슬러리(slurry)를 이용하여 웨이퍼를 연마한다. 파인 베벨링 단계(S7)에서는 상기 러프 베벨링 단계(S3) 보다 작은 크기의 연마제를 사용하여 웨이퍼의 측면을 매끄럽게 연마한다.
그라인딩 단계(S9)에서는 래핑된 웨이퍼의 표면을 기계적으로 연마한다. 식각 단계(S3)에서는 그라인딩된 웨이퍼의 표면에 발생된 미세 균열이나 표면 결함을 제거하기 위해 화학적 반응을 이용하여 웨이퍼 표면을 식각한다. 열 처리 단계(S13)에서는 웨이퍼 내의 격자들 간의 SiO의 결합을 끊기 위해 웨이퍼를 소정의 온도로 가열한다.
에지 폴리싱 단계(S15)에서는 웨이퍼의 파손을 방지하기 위해 상기 래핑 단계(S5)에서 사용되는 연마제보다 작은 크기의 연마제를 가지는 슬러리를 사용하여 웨이퍼의 에지 부분을 연마한다. 파이널 폴리싱 단계(S17)에서는 반도체 제조 공정에서 필요로 되는 아주 평탄한 표면을 만들기 위해 상기 단계들(S1 ∼ S15)을 거친 웨이퍼의 표면을 거울같이 평탄하게 만든다.
포스트 클리닝 단계(S19)에서는 상기 단계들(S5, S11, S15, S17)에서 사용된 슬러리나 화학 용액을 제거하기 위해 웨이퍼를 크리닝한다. 정밀 검사 단계(S21)에서는 웨이퍼의 표면의 평탄도 및 거칠기 등을 검사한다. 파이널 크리닝 단계(S23)에서는 제조된 웨이퍼의 파티클 등을 마지막으로 크리닝한다.
그런데, 종래의 기술에 따른 웨이퍼 제조 공정에서는 도 2a 및 도 2b와 같이, 웨이퍼 전면 및 후면에 오염이 발생된다. 또한, 종래의 웨이퍼 제조 방법에 따라 제조된 웨이퍼 후면은 도 2b와 같이, 도 2a의 웨이퍼 전면보다 오염될 확률이 더욱 크다. 이러한 현상은 웨이퍼 후면이 식각 단계(S11)에서 식각되어 평탄화되었다 하더라도 웨이퍼 전면과 같이 폴리싱 단계들(S15, S17)을 거치지 않았기 때문에, 웨이퍼 후면의 면적은 표면 굴곡에 의해 웨이퍼 전면의 면적보다 더욱 커짐으로써 발생된다. 특히, 300mm의 지름을 가지는 웨이퍼는 200mm의 지름을 가지는 웨이퍼보다 약 2.25배 큰 면적을 가지므로, 웨이퍼 후면은 웨이퍼의 전면보다 많은 오염이 유발된다. 그러므로, 웨이퍼 후면의 오염은 반도체 제조 공정 상에서 웨이퍼 전면의 오염을 유발시킴으로써, 반도체 제조 공정의 수율이 저하되는 문제점이 발생된다.
따라서 본 발명의 목적은 표면의 오염에 대한 신뢰성을 가지는 웨이퍼를 제조하는 웨이퍼 제조 방법을 제공하는 것이다.
도 1은 종래의 기술에 따른 웨이퍼 제조 방법을 보여주는 흐름도;
도 2a 및 도 2b는 도 1의 웨이퍼 제조 방법에 따라 제조된 웨이퍼의 전면 및 후면의 오염도를 보여주는 그래프 및;
도 3은 본 발명에 따른 웨이퍼 제조 방법을 보여주는 흐름도이다.
*도면의 주요 부분에 대한 부호 설명
S101 : 슬라이싱 단계 S103 : 러프 베벨링 단계
S105 : 래핑 단계 S107 : 파인 베벨링 단계
S109 : 식각 단계 S111 : 열 처리 단계
S113 : 더블사이드 폴리싱 단계 S115 : 에지 폴리싱 단계
S117 : 파인 폴리싱 단계 S119 : 포스트 크리닝 단계
S121 : 정밀 검사 단계 S123 : 파이널 크리닝 단계
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 웨이퍼를 제조하는 방법은 절단된 웨이퍼의 양면들을 연마하는 제 1 연마 단계와; 식각제를 이용하여 연마된 웨이퍼의 표면을 식각하는 단계와; 식각된 웨이퍼의 양면들이 요구되는 평탄도를 갖도록 상기 웨이퍼의 양면들을 연마하는 제 2 연마 단계 및; 상기 제 2 연마 단계에서 연마된 반도체 소자가 형성될 웨이퍼의 일면을 미세하게 연마하는 제 3 연마 단계를 포함한다.
이 실시예에 있어서, 상기 제 2 연마 단계에서는 상기 웨이퍼의 양면들을 순차적으로 연마한다.
이 실시예에 있어서, 상기 제 2 연마 단계에서는 상기 웨이퍼의 양면들을 동시에 연마한다.
(작용)
이와 같은 방법에 의해서, 웨이퍼 후면의 오염에 대한 신뢰성이 높아짐으로써, 반도체 제조 공정의 수율이 높아진다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 도 3 및 도 4에 의거하여 상세히 설명한다.
도 3을 참조하면, 본 발명의 신규한 웨이퍼 제조 방법에서는 식각된 웨이퍼의 양면을 폴리싱하는 더블 사이드 폴리싱 단계(S113)를 포함한다. 상기 더블 사이드 폴리싱 단계(S113)에서는 소정 크기의 연마제를 가지는 슬러리를 사용하여 래핑되거나 그라인딩된 웨이퍼의 전면을 폴리싱하고 그리고 상기 슬러리를 이용하여 웨이퍼의 후면을 폴리싱한다. 이와 같이, 식각된 웨이퍼의 전면 및 후면을 폴리싱함으로써, 웨이퍼 후면의 평탄도를 높여서 웨이퍼 후면의 오염도를 줄임으로써, 반도체 제조 공정의 수율이 높아진다.
도 3을 참조하면, 본 발명에 따른 웨이퍼 제조 방법은 슬라이싱 단계(S101), 러프 베벨링 단계(S103), 래핑 단계(S105), 파인 베벨링 단계(S107), 식각 단계(S109), 열 처리 단계(S111), 더블 사이드 폴리싱(double side polishing) 단계(S113), 에지 폴리싱 단계(S115), 파이널 폴리싱 단계(S117), 포스트 크리닝 단계(S119), 정밀 검사 단계(S121) 및 파이널 크리닝 단계(S123)의 순으로 진행된다. 웨이퍼는 이 웨이퍼링 과정에 의해 평탄도 및 표면 미세-거칠기 등이 결정된다.
우선, 러프 베벨링 단계(S103)에서는 슬라이싱 단계(S101)에서 규격에 따라 소정의 두께(약 0,5mm ∼ 0.8mm 정도)로 절단된 웨이퍼의 측면을 요구되는 크기(예를 들어, 요구되는 웨이퍼의 지름이 200mm, 300mm 등)가 유지되도록 연마한다. 래핑 단계(S105)에서는 슬라이싱 단계(S101)에 의해서 슬라이싱된 웨이퍼의 표면에 발생된 표면 손상 및 평탄도를 향상시키기 위해 소정의 크기를 가지는 연마제가 포함된 슬러리를 이용하여 웨이퍼를 연마한다. 파인 베벨링 단계(S107)에서는 상기 러프 베벨링 단계(S103) 보다 작은 크기의 연마제를 사용하여 웨이퍼의 측면을 매끄럽게 연마한다.
식각 단계(S109)에서는 그라인딩된 웨이퍼의 표면에 발생된 미세 균열이나 표면 결함이 여전히 남아 있기 때문에, 이를 제거하기 위해 화학적 반응을 이용하여 웨이퍼 표면을 식각한다. 이때, 사용되는 식각제로는 알카리성인 수산화칼륨(KOH)이나 산성인 질산(NHO3), 불산(HF), 초산(CH3COOH)의 혼합액 등이 사용된다. 열 처리 단계(S111)에서는 웨이퍼 내의 격자들 간의 SiO의 결합을 끊기 위해 웨이퍼를 소정의 온도(예를 들어, 약 700℃)로 가열한다.
상기 더블 사이드 폴리싱 단계(S113)에서는 열 처리된 웨이퍼의 전면 및 후면을 슬러리를 이용하여 폴리싱한다. 물론, 이 단계(S113)에서 사용되는 연마제는 래핑 단계(S105)에서 사용되는 연마제보다 작은 크기의 입자들이다. 그리고, 이 단계(S113)에서 웨이퍼를 폴리싱하는 방법은 웨이퍼의 전면과 후면을 순차적으로 폴리싱하는 방법과 웨이퍼의 전면 및 후면을 동시에 폴리싱하는 방법으로 나뉘어질 수 있다.
그리고, 상기 더블 사이드 폴리싱 단계(S113)에서 웨이퍼가 폴리싱됨으로 인해서 더블 사이드 폴리싱 단계(S113) 이전의 래핑 단계나 그라인딩 단계 중 하나의 단계는 선택적으로 수행될 수 있다. 또한, 상기 더블 사이드 폴리싱 단계(S113)에서 폴리싱된 웨이퍼의 후면은 종래의 웨이퍼 제조 방법에 따라 식각된 웨이퍼의 후면에 비해 우수한 평탄도를 갖는다는 것은 이 분야의 통상적인 지식을 갖는 자들에서 자명하다.
상기 더블 사이드 폴리싱 단계(S113)가 종료된 후, 에지 폴리싱 단계(S115)에서는 웨이퍼의 파손을 방지하기 위해 상기 래핑 단계(S5)에서 사용되는 연마제보다 작은 크기의 연마제를 가지는 슬러리를 사용하여 웨이퍼의 에지 부분을 연마한다. 파이널 폴리싱 단계(S117)에서는 반도체 제조 공정에서 필요로 되는 아주 평탄한 표면을 만들기 위해 상기 단계들(S101 ∼ S115)을 거친 웨이퍼의 표면을 거울같이 평탄하게 만든다. 이 단계(S117)에서는 연마제, 연마 온도, 압력 및 속도 등을 정밀하게 제어하여 반도체 제조에 요구되는 최종의 표면 조건을 얻을 수 있어야 한다.
포스트 클리닝 단계(S19)에서는 상기 단계들(S5, S11, S15, S17)에서 사용된 슬러리나 화학 용액을 제거하기 위해 웨이퍼를 크리닝한다. 정밀 검사 단계(S21)에서는 웨이퍼의 표면의 평탄도 및 거칠기 등을 검사한다. 파이널 크리닝 단계(S23)에서는 제조된 웨이퍼의 표면에 존재하는 파티클 등을 마지막으로 크리닝한다.
본 발명에 따른 웨이퍼 제조 방법에서는 식각된 웨이퍼의 양면을 폴리싱하는 더블 사이드 폴리싱 단계를 포함한다. 상기 더블 사이드 폴리싱 단계에서는 소정 크기의 연마제를 가지는 슬러리를 사용하여 식각된 웨이퍼의 전면을 폴리싱하고 그리고 상기 슬러리를 이용하여 웨이퍼의 후면을 폴리싱한다. 이와 같이, 식각된 웨이퍼의 전면 및 후면 모두를 폴리싱하여 웨이퍼 후면의 평탄도를 높임으로써, 웨이퍼 후면의 오염도가 줄어든다. 그리고, 웨이퍼 후면의 오염도가 줄어듦으로써, 반도체 제조 공정의 수율이 높아진다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 식각된 웨이퍼 후면을 폴리싱하여 웨이퍼 후면의 평탄도를 높임으로써, 전체 웨이퍼의 오염에 대한 신뢰성이 높아지고 그리고 높은 신뢰성에 의해 반도체 제조 공정의 수율이 높아진다.
Claims (3)
- 웨이퍼를 제조하는 방법에 있어서:절단된 웨이퍼의 양면들을 연마하는 제 1 연마 단계와;식각제를 이용하여 연마된 웨이퍼의 표면을 식각하는 단계와;식각된 웨이퍼의 양면들이 요구되는 평탄도를 갖도록 상기 웨이퍼의 양면들을 연마하는 제 2 연마 단계 및;상기 제 2 연마 단계에서 연마된 반도체 소자가 형성될 웨이퍼의 일면을 미세하게 연마하는 제 3 연마 단계를 포함하는 것을 특징으로 하는 웨이퍼 제조 방법.
- 제 1항에 있어서,상기 제 2 연마 단계에서는 상기 웨이퍼의 양면들을 순차적으로 연마하는 것을 특징으로 하는 웨이퍼 제조 방법
- 제 1항에 있어서,상기 제 2 연마 단계에서는 상기 웨이퍼의 양면들을 동시에 연마하는 것을 특징으로 하는 웨이퍼 제조 방법.
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1999
- 1999-03-17 KR KR1019990009060A patent/KR20000060602A/ko not_active Application Discontinuation
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