KR20000055563A - 반도체 장치의 배선 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 배선 제조 방법에 관한 것으로서, 반도체 기판상에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층 내에 제 1 개구를 형성하는 공정과, 상기 제 1 개구에 배리아층으로 둘러싸인 제 1 배선을 다마신방법으로 형성하는 공정과, 상기 제 1 배선상에 적어도 1개 이상의 에치정지층을 포함하는 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층 내에 제 2 개구를 형성하는 공정과, O2플라즈마 처리로 상기 제 2 개구의 측벽에 상기 제 1 배선의 산화막을 형성하는 공정과, 베타-다이케톤(Beta-Diketone) 클리닝 제로 상기 산화막을 제거하는 공정과, 상기 제 2 개구에 상기 배리아층으로 둘러싸인 제 2 배선을 다마신방법으로 형성하는 공정을 구비한다. 따라서, 본 발명은 구리(Copper) 다마신 (Damascene)공정으로 형성된 배선과 비아(Via)를 포함하는 다층 구조의 메탈라이제이션에서 비아부의 구리화합물을 O2플라즈마처리방법으로 구리산화물로 산화시키고, 금속물질 클리닝제인 HFac로 구리산화물을 제거함으로 비아 저항을 낮춤과 동시에 비아 측벽의 구리(Cu)원자를 제거하여 구리의 해로운 효과를 방지할 수 있는 잇점이 있다.
Description
본 발명은 반도체 장치의 배선 제조 방법에 관한 것으로서, 특히, 구리(Copper) 다마신 (Damascene)공정으로 형성된 배선과 비아(Via)를 포함하는 반도체 장치의 배선 제조 방법에 관한 것이다.
반도체 장치의 제조공정에서 다층배선 구조는 소자의 설계 룰(Design Rule)이 1.0㎛ 이하로 축소됨에 따라 회로를 고밀도로 레이아웃 또는 배치하는 데 널리 채택하고 있다. 따라서, 집적회로의 제조공정에서 배선의 역할은 반도체 칩 레벨의 고밀도화 및 칩 크기의 증가화의 경향에 따라 더욱 더 중요하다. 실리콘 반도체의 금속 배선에 널리 사용되는 금속은 알루미늄이다. 알루미늄은 다른 금속 배선과 비교컨대 상대적으로 저 비용이며, 저 저항값을 가지며, 또한 에치(Etching)공정등 제조하기가 쉽다. 그러나 배선구조의 크기가 서브 마이크론(Sub-Micron)으로 작아짐에 따라, 배선의 선폭이 작아지며 상기 배선에서 전류밀도는 증가된다. 배선의 축소화 및 전류 밀도가 증가함에 따라, 알루미늄 배선의 전자이동(Electromigration) 수명은 열악해 진다. 반도체 다층 배선구조에서 유망한 금속인 구리는 알루미늄에 비하여 많은 장점을 갖고 있다. 예를 들면, 구리는 저 저항값, 높은 내 전자이동(Electromigration)특성을 갖고 있다. 구리를 증착하는 방법으로는 물리적 증착법(Physical Vapor Deposition, 이하 PVD 이라 칭함), 엘렉트로플레이팅(Electro-Plating)방법, 엘렉트로리스(Electroless)증착 방법등이 있다. 한편, 구리를 배선으로 사용할 때의 단점으로는 실리콘(Silicon)내에서 구리(Cu)의 빠른 확산 이동 및 실리콘산화막 절연층에서 드리프트(Drift)등으로 반도체 소자를 열악하게 한다. 그러므로 확산 방지층(Diffusion Barrier)을 사용하는 것이 매우 바람직하며, 필요하다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 장치의 배선의 제조 공정도이다.
도 1a를 참조하면, 반도체기판(11)에 제 1 절연층(13)을 증착 형성하고, 이어서 제 1 절연층의 소정부를 식각한 후 구리(Cu) 다마신(Damascene)방법으로 제 1 배선(Interconnection Wiring)(17)을 형성한다. 이어서 제 2 및 제 3 및 제 4 절연층 (21)(23)(25)을 반도체 기판 전체 표면에 증착 형성한다. 제 1 포토레지스트(Photo Resist)마스크(101)가 제 4 절연층(25)상에 형성된다. 제 1 RIE (Reactive Ion Etching, 이하 RIE 이라 칭함)이방성 에칭으로 제 1 개구(Opening)가 제 4 절연층(25)내에 형성되며, 상기 제 1 RIE 에칭으로 에치정지층(Etching Stop Layer)인 제 3 절연층은 식각되지 않는다. 제 1 개구의 크기는 비아(Via)의 크기와 같은 정도이다.
상기에서 제 1 배선(17)의 하부 및 측부 및 상부는 실리콘산화막 및 실리콘내로 구리의 확산을 방지하는 배리어층(Barrier Layer)(도시 안 함)으로 둘러싸여 있다(Encapsulate). 상기 배리어층으로는 Ta, W, Mo, TiN, TiW, TaN, TiSiN, WN,TaSiN, 등을 포함한다. 제 1 및 제 2 및 제 4 절연층(13)(21)(25)은 실리콘산화막(SiO2)이며, 제 3 절연층(23)은 실리콘질화막(Si3N4) 또는 실리콘산화질화막(SiOXNY)또는 다결정실리콘(Polycrystalline Silicon)으로 에칭정지층(Etching Stop Layer)으로 사용된다.
도 1b를 참조하면, 제 1 포토레지스트(Photo Resist)마스크(101)를 제거한 후 제 2 포토레지스트(Photo Resist)마스크(102)가 제 4 절연층(25)상에 형성된다. 제 2 RIE 에칭으로 제 1 개구를 포함하는 트렌치(Trench)가 제 4 절연층(25)내에 형성되며, 허선에서 보인 것과 같이 상기 제 1 개구는 제 3 및 제 2 절연층내로 연장된다.
도 1c를 참조하면, 트렌치가 제 4 절연층(25)내에 형성되며, 동시에 상기 제 1 개구는 에칭정지층인 제 3 절연층(23) 및 제 2 절연층(21)내로 연장된다. 이어서 PVD 방법으로 배리어층(Barrier Layer)과 구리(Cu)를 연속적으로 증착하기 전에 제 1 배선(17)인 구리(Cu)표면에 생긴 산화물(예, Cu2O, CuO)을 상기 PVD 장치의 아르곤(Ar)스퍼터 에치(Sputter Etch)공정 스텝(Step)에서 구리 산화물을 제거한다. 상기 스퍼터 에치공정으로 인하여 구리표면의 산화물 CuOX및 Cu (27) 가 동시에 트렌치 및 제 1 개구의 측벽(Sidewall)에 증착된다.
상기에서 구리(Cu)는 다른 배선 금속의 산화 예를 들면 알루미늄의 산화와는 달리 200℃미만의 낮은 온도에서도 쉽게 Cu2O, CuO 의 산화물로 형성되며, 구리의 추가 산화를 방지할 어떤 자기보호(Self-Protective) 산화막도 형성 할 수 없다.
도 1d를 참조하면, 상기 PVD 장치에서 배리어층(Barrier Layer)(29)과 구리(Cu)(31)를 인-시튜(In-Situ)방법으로 연속 증착한다. 이어서 배리어층(Barrier Layer)(29)과 구리(Cu)(31)층의 과잉 부분(Excess Portion)을 CMP(Chemical Mechanical Polishing, 이하 CMP 이라 칭함)방법으로 제거한다. 이때 제 4 절연층(25)은 에치/폴리시(Etch/ Polish) 정지층으로 사용된다. 이어서 제 2 배선인 구리(31)의 상부를 씌울(Cap) 배리어층(31)을 증착 형성한다. 이어서 패시베이션 층 (Passivation Layer)(도시 안 함)을 증착 형성한다.
상기에서 아르곤(Ar) 스퍼터 에치(Sputter Etch)공정시 트렌치 및 제 1개구의 측벽에 증착된 CuOX및 Cu (27)는 배리어층(29)의 바깥(Outside) 즉, 실리콘산화막내에 존재하게 됨으로 이후 열처리 공정(Subsequent Thermal Processing)시 소자특성에 해로운 불순물인 구리(Cu)원자는 실리콘산화막 및 실리콘 내로 확산 이동되어 소자의 신뢰성을 악화시킨다.
상술한 종래 기술에 따른 구리 배선 및 비아(Via)를 포함하는 배선의 제조공정에서 구리배선상의 산화막 제거 방법으로 사용되는 아르곤 가스를 이용한 스퍼터링 에칭 스텝은 비아 및 트렌치 측벽에 CuOX및 Cu를 증착시키고, 이후 열처리 공정(Subsequent Thermal Processing)시 소자특성에 해로운 불순물인 구리(Cu)원자는 실리콘산화막 및 실리콘 내로 확산 이동되어 소자의 신뢰성을 악화시키는 문제점이 있었다.
따라서, 본 발명의 목적은 신뢰성 있는 구리(Copper) 다마신(Damascene)공정으로 형성된 배선과 비아(Via)를 포함하는 반도체 장치의 배선의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 배선의 제조방법은 반도체 기판상에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층 내에 제 1 개구를 형성하는 공정과, 상기 제 1 개구에 배리아층으로 둘러싸인 제 1 배선을 다마신방법으로 형성하는 공정과, 상기 제 1 배선상에 적어도 1개 이상의 에치정지층을 포함하는 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층 내에 제 2 개구를 형성하는 공정과, O2플라즈마 처리로 상기 제 2 개구의 측벽에 상기 제 1 배선의 산화막을 형성하는 공정과, 베타-다이케톤(Beta-Diketone) 클리닝 제로 상기 산화막을 제거하는 공정과, 상기 제 2 개구에 상기 배리아층으로 둘러싸인 제 2 배선을 다마신방법으로 형성하는 공정을 구비한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 장치의 배선의 제조 공정도이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 장치의 배선의 제조 공정도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 장치의 배선의 제조 공정도이다.
도 2a를 참조하면, 반도체기판(61)에 제 1 절연층(63)을 증착 형성하고, 이어서 제 1 절연층의 소정부를 식각한 후 구리(Cu) 다마신(Damascene)방법으로 제 1 배선(Interconnection Wiring)(67)을 형성한다. 이어서 제 2 및 제 3 및 제 4 절연층 (71)(73)(75)을 반도체 기판 전체 표면에 증착 형성한다. 제 1 포토레지스트(Photo Resist)마스크(201)가 제 4 절연층(75)상에 형성된다. 제 1 RIE (Reactive Ion Etching, 이하 RIE 이라 칭함)이방성 에칭으로 제 1 개구(Opening)가 제 4 절연층(75)내에 형성되며, 상기 제 1 RIE 에칭으로 에치정지층(Etching Stop Layer)인 제 3 절연층은 식각되지 않는다. 제 1 개구의 크기는 비아(Via)의 크기와 같은 정도이다.
상기에서 제 1 배선(67)의 하부 및 측부 및 상부는 실리콘산화막 및 실리콘내로 구리의 확산을 방지하는 배리어층(Barrier Layer)(도시 안 함)으로 둘러싸여 있다(Encapsulate). 상기 배리어층으로는 Ta, W, Mo, TiN, TiW, TaN, TiSiN, WN,TaSiN, Si3N4.,CoWP 등을 포함한다. 제 1 및 제 2 및 제 4 절연층(63)(71)(75)은 실리콘산화막(SiO2)이며, 제 3 절연층(73)은 실리콘질화막(Si3N4) 또는 실리콘산화질화막(SiOXNY)또는 다결정실리콘(Polycrystalline Silicon)으로 에칭정지층(Etching Stop Layer)으로 사용된다.
도 2b를 참조하면, 제 1 포토레지스트(Photo Resist)마스크(201)를 제거한 후 제 2 포토레지스트(Photo Resist)마스크(202)가 제 4 절연층(75)상에 형성된다. 제 2 RIE 에칭으로 제 1 개구를 포함하는 트렌치(Trench)가 제 4 절연층(75)내에 형성되며, 허선에서 보인 것과 같이 상기 제 1 개구는 제 3 및 제 2 절연층내로 연장된다.
도 2c를 참조하면, 트렌치가 제 4 절연층(75)내에 형성되며, 동시에 상기 제 1 개구는 에칭정지층인 제 3 절연층(73) 및 제 2 절연층(71)내로 연장된다. 상기 RIE 에칭으로 제 1 배선(67)인 구리(Cu) 표면은 CuFx및 CuOx막(72)으로 얇게 덮어져 있으며, 동시에 트렌치 및 제 1 개구의 측벽에도 부착(Adsorption) 또는 증착된다. 이어서 O2플라즈마(Plasma) 처리방법으로 상기 CuFx및 CuOx막을 산화시켜 CuO 및/또는 Cu2O 막으로 만든다. 이어서 베타-다이케톤(Beta Diketone)계열의 가스 HFac(Hexafluoroacetylacetone)을 클리닝 제(Cleaning Agent)로 사용하여 제 1 배선인 구리표면 및 트렌치 및 제 1 개구의 측벽에 있는 CuO 및/또는 Cu2O 막을 제거한다.
상기에서 구리(Cu)는 다른 금속의 산화 예를 들면 알루미늄의 산화와는 달리 200℃미만의 낮은 온도에서 쉽게 Cu2O, CuO 의 산화물로 형성되며, 구리의 추가 산화를 방지할 어떤 자기보호(Self-Protective) 산화막도 형성 할 수 없다. CuO 및/또는 Cu2O 산화공정은 포토레지스트막을 애싱(Ashing)하는 플라즈마 처리방법으로 형성 할 수 있다. 베타-다이케톤(Beta Diketone)의 상세한 설명은 미국특허 5,094,701에 개시되어 있다.
HFac(Hexafluoroacetylacetone)와 Cu 산화물과의 반응식은 아래와 같다.
CuO(s)＋ 2HFac(g)→ Cu(HFac)2(g)＋ H2O(g)
Cu2O(s)＋ 2HFac(g)→ Cu(HFac)2(g)＋ Cu(s)＋ H2O(g)
도 2d를 참조하면, PVD 장치에서 배리어층(Barrier Layer)(79)과 구리(Cu)(81)를 연속적으로 증착한다. 이어서 배리어층(Barrier Layer)(79)과 구리(Cu)(81)층의 과잉 부분을 CMP(Chemical Mechanical Polishing, 이하 CMP 이라 칭함)방법으로 제거한다. 제 4 절연층(75)은 에치/폴리시(Etch/ Polish) 정지층으로 사용된다. 이어서 제 2 배선인 구리(81)의 상부를 씌울(Cap) 배리어층(81)을 증착 형성한다. 이어서 패시베이션 층 (Passivation Layer)(도시 안 함)을 증착 형성한다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 배선의 제조 방법은 반도체 기판상에 제 1 절연층을 형성하며, 상기 제 1 절연층 내에 제 1 개구를 형성하며, 상기 제 1 개구에 배리아층으로 둘러싸인 제 1 배선을 다마신방법으로 형성하며, 상기 제 1 배선상에 적어도 1개 이상의 에치정지층을 포함하는 제 2 절연층을 형성하며, 상기 제 2 절연층 내에 제 2 개구를 형성하며, O2플라즈마 처리로 상기 제 2 개구의 측벽에 상기 제 1 배선의 산화막을 형성하며, 베타-다이케톤(Beta-Diketone) 클리닝 제(Cleaning Agent)로 상기 산화막을 제거하며, 상기 제 2 개구에 상기 배리아층으로 둘러싸인 제 2 배선을 다마신방법으로 형성한다.
따라서, 본 발명은 구리(Copper) 다마신 (Damascene)공정으로 형성된 배선과 비아(Via)를 포함하는 다층 구조의 메탈라이제이션에서 비아부의 구리화합물을 O2플라즈마처리방법으로 구리산화물로 산화시키고, 금속물질 클리닝제인 HFac로 구리산화물을 제거함으로 비아 저항을 낮춤과 동시에 비아 측벽의 구리(Cu)원자를 제거하여 구리의 해로운 효과를 방지할 수 있는 잇점이 있다.
Claims (4)
- 반도체 기판상에 제 1 절연층을 형성하는 공정과,상기 제 1 절연층 내에 제 1 개구를 형성하는 공정과,상기 제 1 개구에 배리아층으로 둘러싸인 제 1 배선을 다마신방법으로 형성하는 공정과,상기 제 1 배선상에 적어도 1개 이상의 에치정지층을 포함하는 제 2 절연층을 형성하는 공정과,상기 제 2 절연층 내에 제 2 개구를 형성하는 공정과,O2플라즈마 처리로 상기 제 2 개구의 측벽에 상기 제 1 배선의 산화막을 형성하는 공정과,베타-다이케톤(Beta-Diketone) 클리닝 제로 상기 산화막을 제거하는 공정과,상기 제 2 개구에 상기 배리아층으로 둘러싸인 제 2 배선을 다마신방법으로 형성하는 공정을 구비하는 반도체 장치의 배선 제조 방법.
- 청구항 1에 있어서, 상기 제 1 배선 및 상기 제 2 배선은 구리(Cu)인 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 청구항 2에 있어서, 상기 제 2 개구를 형성하며 동시에 상기 제 2 개구의 측벽 및 하부에 구리화합물을 부착 또는 증착됨을 특징으로 하는 반도체 장치의 배선 제조 방법.
- 청구항 1에 있어서, 상기 배리아층은 Ta, W, Mo, TiN, TiW, TaN, TiSiN, WN,TaSiN, Si3N4.,CoWP 에서 선택하여 사용함을 특징으로 하는 반도체 장치의 배선 제조 방법.
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| KR100673664B1 (ko) * | 2000-07-31 | 2007-01-23 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 산화물 제거 방법 |
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1999
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