KR20000052271A - Method for fabricating semiconductor device - Google Patents

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Abstract

PURPOSE: A method for fabricating a semiconductor device is provided which can prevent the lifting between a WSi film and a PE-SiON film at a wafer edge part. CONSTITUTION: In order to prevent the lifting between a WSi film and a PE-SiON film, a method for fabricating a semiconductor device comprises the steps of: forming a polysilicon film(102) for forming a bit line on an insulator substrate(100) where bottom structure like a transistor and a contact hole are formed; forming a silicide film(104) with a WSi film material on the polysilicon film; forming an ARL(Anti Reflective Layer)(106) with a PE-SiON material on the silicide film; forming a negative photoresist film on the ARL; etching the photoresist film selectively in order for the ARL surface of the substrate edge part without pattern to be revealed, using a reticle as a mask; and etching the ARL, the silicide film and the photoresist film in sequence for the surface of the insulator substrate to be revealed using the not-etched photoresist film as a mask, and removing the photoresist film.

Description

반도체 소자 제조방법 {Method for fabricating semiconductor device}Semiconductor device manufacturing method {Method for fabricating semiconductor device}

본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 배선으로 쓰이는 금속막을 증착하고 난 이후의 공정 진행 단계(예컨대, 층간 절연막을 형성하는 단계나 혹은 그 이후의 공정 진행 단계)에서 발생되는 웨이퍼 에지부에서의 WSi막과 PE-SiON막 간의 리프팅(lifting)을 막을 수 있도록 한 반도체 소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, a wafer generated in a process progression step (for example, forming an interlayer insulating film or a subsequent process progression step) after depositing a metal film for wiring. The present invention relates to a method for manufacturing a semiconductor device capable of preventing lifting between a WSi film and a PE-SiON film at an edge portion.

반도체 소자의 고집적화가 진행됨에 따라 게이트 전극의 선폭 및 콘택 사이즈가 작아지게 되어 게이트 전극의 저항 및 콘택 저항이 커지는 문제가 발생하게 되었다. 이에 따라, 최근에는 고집적화된 소자 제조시 게이트 전극의 저항을 낮추어 전류 구동 능력을 크게 하고, 콘택 저항을 낮추어 소자 특성의 콘택 레이 아웃 의존도를 줄여 주기 위하여 샐리사이드(salicide:self-aligned silicide) 공정을 채용하고 있다.As the integration of semiconductor devices increases, the line width and the contact size of the gate electrode become smaller, resulting in a problem that the resistance and the contact resistance of the gate electrode become larger. Accordingly, in recent years, a salicide (self-aligned silicide) process has been implemented to reduce the resistance of the gate electrode to increase the current driving ability and to reduce the contact layout dependence of device characteristics in the fabrication of highly integrated devices. I adopt it.

샐리사이드 공정은 게이트 물질 상부나 혹은 비트 라인 상부에 고융점 금속인 W, Ti, Co 등을 침전(deposition)하고 짧은 순간에 열처리를 실시하여 폴리실리콘과 W 또는 Ti, Co 등의 결합으로 접촉 계면저항과 시트(sheet)저항을 동시에 작게하는 기술로서, 최근에는 상기 기술을 적용하여 게이트 전극이나 비트 라인을 형성하고자 할 경우 샐리사이드 공정 결과 만들어진 실리사이드막 상에 비반사코팅막(anti reflective layer:이하 ARL이라 한다)의 역할을 하는 막질을 별도로 더 형성해 준 뒤, 식각 공정을 진행해 주는 방식으로 공정 진행이 이루어지고 있다.The salicide process deposits high melting point metals such as W, Ti, Co, etc. on the gate material or the bit line, and conducts heat treatment in a short time to contact the contact interface by combining polysilicon with W, Ti, Co, etc. As a technique for reducing the resistance and the sheet resistance at the same time, in recent years, if the technique is applied to form a gate electrode or a bit line, an anti-reflective coating layer (anti-reflective layer: ARL) The process is performed in such a way that an additional film is formed and then an etching process is performed.

이와 같이, 실리사이드막 상에 별도의 ARL을 더 형성해 준 것은 막질 패터닝을 위한 사진식각공정(photolithography) 진행시 U·V 광이 폴리실리콘막의 표면에서 난반사(diffused reflection)되는 것을 억제하여 원하는 형상의 미세 패턴을 제대로 형성하기 위함이며, 실리사이드막으로 WSi가 사용될 경우에는 ARL로 PE-SiON막이 이용되고 있다.As described above, the additional ARL was formed on the silicide layer to suppress the diffuse reflection of U.V light on the surface of the polysilicon layer during photolithography. In order to form a pattern properly, when WSi is used as the silicide film, a PE-SiON film is used as the ARL.

도 1a 내지 도 1c에는 이와 관련된 종래의 미세 금속막 패턴 형성방법을 도시한 공정수순도가 제시되어 있다. 여기서는 일 예로서, 트랜지스터와 콘택 홀 등과 같은 하부 구조가 형성되어 있는 절연기판(10) 상에 비트 라인으로 쓰이는 금속막 패턴을 형성하는 경우에 대하여 살펴본다.1A to 1C show a process flowchart showing a related art method for forming a fine metal film. As an example, a case in which a metal film pattern, which is used as a bit line, is formed on an insulating substrate 10 having a lower structure such as a transistor and a contact hole is formed.

상기 공정수순도를 참조하면, 종래의 미세 금속막 패턴 형성방법은 다음의 제 3 단계를 거쳐 진행됨을 알 수 있다.Referring to the process purity, it can be seen that the conventional fine metal film pattern forming method proceeds through the following third step.

제 1 단계로서, 도 1a에 도시된 바와 같이 트랜지스터나 콘택 홀 등과 같은 하부 구조(미 도시)가 형성되어 있는 절연기판(10) 상에 폴리실리콘막(12)을 형성한 뒤, 그 위에 저저항 실리사이드막으로서 WSi막(14)을 형성하고, 상기 WSi막(14) 상에 다시 ARL로서 PE-SiON막(16)을 형성한다.As a first step, a polysilicon film 12 is formed on an insulating substrate 10 having a lower structure (not shown) such as a transistor or a contact hole as shown in FIG. A WSi film 14 is formed as a silicide film, and a PE-SiON film 16 is formed as ARL again on the WSi film 14.

제 2 단계로서, 도 1b에 도시된 바와 같이 상기 PE-SiON막(16) 상에 포지티브 감광막(positive photoresist)(18)을 형성하고, 형성하고자 하는 패턴이 설계되어져 있는 레티클(20)을 마스크로 이용하여 상기 PE-SiON막(16) 표면이 소정 부분 노출되도록 상기 감광막(18)을 선택식각한다. 이때, 상기 감광막(18)은 포지티브 타입인 관계로 인해 광원에 노출된 부분은 제거되고, 나머지 부분은 남는 방식으로 식각이 이루어지게 된다.As a second step, a positive photoresist 18 is formed on the PE-SiON film 16, as shown in FIG. 1B, and a mask is formed by using the reticle 20 having a designed pattern as a mask. The photoresist film 18 is selectively etched to expose a predetermined portion of the surface of the PE-SiON film 16 by using the photoresist film 18. At this time, the photosensitive film 18 is etched in such a way that the part exposed to the light source is removed and the remaining part remains due to the positive type relationship.

제 3 단계로서, 도 1c에 도시된 바와 같이 식각처리된 상기 감광막(18)을 마스크로 이용하여 절연기판(10)의 표면이 소정 부분 노출되도록 상기 PE-SiON막(16)과 WSi막(14) 및 폴리실리콘막(12)을 순차식각하여 비트 라인으로 사용되어질 "PE-SiON막(16)/WSi막(14)/폴리실리콘막(12)" 적층 구조의 금속막 패턴을 형성해 주므로써, 본 공정 진행을 완료한다.As a third step, the PE-SiON film 16 and the WSi film 14 are exposed to a predetermined portion of the surface of the insulating substrate 10 by using the photosensitive film 18 etched as shown in FIG. 1C as a mask. ) And the polysilicon film 12 are sequentially etched to form a metal film pattern of a " PE-SiON film 16 / WSi film 14 / polysilicon film 12 " laminated structure to be used as a bit line. Complete this process.

그러나, 상기 기술을 적용하여 비트 라인용 금속막 패턴을 형성할 경우에는 공정 진행 과정에서 다음과 같은 몇가지의 문제가 발생된다.However, in the case of forming the metal film pattern for the bit line by applying the above technique, the following several problems occur during the process.

게이트 전극이나 비트 라인으로 쓰이는 금속막 패턴을 형성하기 위한 사진식각공정 진행시, 최근에는 WSi막 재질의 실리사이드막 상에 PE-SiON막 재질의 ARL을 별도로 더 형성한 뒤 이후에 막질 패터닝 공정을 실시해 주는 방식으로 식각 공정이 진행되고 있으나, 이러한 일련의 제조 공정에 의거하여 금속막 패턴을 형성할 경우에는 후속 공정을 진행할 때 웨이퍼 에지부(도면 상에서 참조부호 Ⅰ로 표시된 부분)에서 WSi막(14)과 PE-SiON막(16)이 리프팅되는 불량이 종종 발생된다.During the photolithography process for forming the metal layer pattern used as the gate electrode or the bit line, recently, an ARL made of PE-SiON layer is further formed on the WSi film silicide layer, and then the film patterning process is performed. The etching process is being carried out in a manner of giving, but in the case of forming a metal film pattern based on this series of manufacturing processes, the WSi film 14 is formed at the wafer edge portion (the portion indicated by reference numeral I on the drawing) during the subsequent process. And defects in which the PE-SiON film 16 is lifted often occur.

이러한 불량은 게이트 전극으로 사용되는 금속막 패턴 형성시에는 발견되지 않고, 주로 배선으로 쓰이는 금속막을 증착하고 난 이후의 공정 진행 단계(예컨대, 층간 절연막을 형성하는 단계나 혹은 그 이후의 공정 진행 단계)에서 발견되고 있는데, 이는 전자의 경우(게이트 전극으로 쓰이는 금속막 패턴을 형성하는 경우)는 WSi막과 PE-SiON막 사이에 컴프레시브 스트레스(compressive stress)를 갖는 PEOX막이 존재하여 이것이 전체적인 스트레스를 줄여 주는 방향으로 작용하는 반면, 후자의 경우(비트 라인으로 쓰이는 금속막 패턴을 형성하는 경우)는 WSi막(14)과 PE-SiON막(16)이 직접 접촉되므로 그 접착력이 미약할 뿐 아니라 공정 진행시 두 막질에 모두 텐사일 스트레스(tensile stress)가 걸리는 관계로 인해 스트레스가 더 증가되는 방향으로 작용하기 때문인 것으로 추측된다.Such defects are not found during the formation of the metal film pattern used as the gate electrode, and the process proceeds after depositing a metal film mainly used as a wiring (for example, forming an interlayer insulating film or a subsequent process progressing step). In the former case (forming a metal film pattern used as a gate electrode), there is a PEOX film having a compressive stress between the WSi film and the PE-SiON film. In the latter case (when forming a metal film pattern used as a bit line), the WSi film 14 and the PE-SiON film 16 are in direct contact with each other. This is because the membrane acts in a direction of increasing stress due to the relationship between the tensil stresses in both membranes. It is assumed.

리프팅은 연속적으로 발생되는 것이 아니기 때문에 WSi막(14)과 PE-SiON막을 증착한 직후에 모니터링하는 것이 어렵고, 이로 인해 리프팅이 상당히 진행된 이후에야 리프팅 발생을 감지할 수 있어 리프팅이 발생한 채로 1 ~ 2 단계의 공정이 더 진행될 가능성이 있을 뿐 아니라 이때 발생된 파편(리프팅 되어 웨이퍼로부터 떨어져 나온 파티클 성분)이나 리프팅이 발생된 웨이퍼로 인해 설비 자체가 오염될 위험성이 있으므로, 리프팅이 발생하는 부위는 패턴이 형성되어 있지 않는 웨이퍼 에지부이지만 리프팅이 발생한 웨이퍼 자체를 폐기하고 있는 실정이다. 현재까지의 리프팅 현상을 종합하여 발견된 사실은 패턴이 형성되어 있는 부분이나 금속막 증착이 이루어지지 않은 부분에서는 리프팅이 발생되지 않으며, WSi막과 PE-SiON막이 직접 콘택(contact)되지 않으면 리프팅이 발생하지 않는다는 것이다.Since the lifting is not continuous, it is difficult to monitor immediately after the deposition of the WSi film 14 and the PE-SiON film. As a result, the lifting can be detected only after the lifting has proceeded considerably. In addition to the possibility of further processing in the steps, the equipment itself may be contaminated by debris (lifted particles away from the wafer) or by lifting wafers. Although the wafer edge portion is not formed, the wafer itself in which the lifting has occurred is discarded. Based on the above-mentioned lifting phenomena, the fact that no lifting occurs in the part where the pattern is formed or the metal layer is not deposited, and the lifting is not performed when the WSi film and the PE-SiON film are not directly contacted It doesn't happen.

이에 본 발명의 목적은, 샐리사이드 공정을 채용한 반도체 소자 제조시 웨이퍼 에지부(기판 에지부)의 WSi막과 PE-SiON막을 배선으로 쓰이는 금속막을 형성하기 전에 미리 제거해 주므로써, 후속 공정 진행시 웨이퍼 에지부에서 WSi막과 PE-SiON막 간에 리프팅이 발생되는 것을 막을 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to remove the WSi film of the wafer edge portion (substrate edge portion) and the PE-SiON film in advance before forming a metal film for wiring, in the manufacture of a semiconductor device employing the salicide process. The present invention provides a method of manufacturing a semiconductor device capable of preventing lifting between the WSi film and the PE-SiON film at the wafer edge.

도 1a 내지 도 1c는 종래 기술로서, 비트 라인으로 사용되는 미세 금속막 패턴 형성방법을 도시한 공정수순도,1A to 1C are process flowcharts showing a method of forming a fine metal film pattern used as a bit line as a prior art;

도 2a 내지 도 2c는 본 발명으로서, 비트 라인으로 사용되는 미세 금속막 패턴 형성방법을 도시한 공정수순도이다.2A to 2C are process flowcharts showing a method of forming a fine metal film pattern used as a bit line according to the present invention.

상기 목적을 달성하기 위하여 본 발명에서는, 트랜지스터와 콘택 홀 등의 하부 구조가 형성되어 있는 절연기판 상에 비트 라인 형성용 폴리실리콘막을 형성하는 단계와; 상기 폴리실리콘막 상에 WSi막 재질의 실리사이드막을 형성하는 단계와; 상기 실리사이드막 상에 PE-SiON 재질의 ARL을 형성하는 단계와; 상기 ARL 상에 네가티브 감광막을 형성하는 단계와; 형성하고자 하는 패턴이 설계되어져 있는 레티클을 마스크로 이용하여, 패턴 형성이 이루어지지 않는 상기 기판 에지부의 상기 ARL 표면이 함께 노출되도록 상기 감광막을 선택식각하는 단계와; 식각처리된 상기 감광막을 마스크로 이용하여 상기 절연기판의 표면이 소정 부분 노출되도록 상기 ARL과 상기 실리사이드막 및 상기 폴리실리콘막을 순차식각하고, 상기 감광막을 제거하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.In order to achieve the above object, the present invention includes the steps of: forming a polysilicon film for forming a bit line on an insulating substrate having a lower structure such as a transistor and a contact hole; Forming a silicide film made of a WSi film on the polysilicon film; Forming an ARL made of PE-SiON on the silicide layer; Forming a negative photoresist film on the ARL; Selectively etching the photosensitive film using the reticle having the designed pattern to be formed as a mask so that the ARL surface of the substrate edge portion where the pattern is not formed is exposed together; A method of fabricating a semiconductor device is provided by sequentially etching the ARL, the silicide layer, and the polysilicon layer using the etched photosensitive layer as a mask to expose a predetermined portion of the surface of the insulating substrate. .

상기와 같이 반도체 소자를 제조할 경우, 배선으로 쓰이는 금속막을 형성하기 전에 패턴 형성이 이루어지지 않는 웨이퍼 에지부(기판 에지부)의 WSi막과 PE-SiON막이 제거되므로, 후속 공정 진행시 웨이퍼 에지부에서 WSi막과 PE-SiON막이 리프팅되는 것을 막을 수 있게 된다.In the case of manufacturing the semiconductor device as described above, since the WSi film and the PE-SiON film of the wafer edge portion (substrate edge portion), which are not patterned, are removed before forming the metal film for wiring, the wafer edge portion during the subsequent process This prevents the WSi film and the PE-SiON film from lifting.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

본 발명은 패턴 형성이 이루어지지 않는 웨이퍼 에지부의 WSi막과 PE-SiON막을 배선으로 쓰이는 금속막을 형성하기 전에 비트 라인용 금속막 패턴 형성 단계에서 함께 제거해 주므로써, 후속 공정 진행시 발생되던 WSi막과 PE-SiON막 간의 리프팅 발생을 막을 수 있도록 하는데 주안점을 둔 기술이다.The present invention removes both the WSi film on the wafer edge portion and the PE-SiON film on which the pattern formation is not performed in the step of forming the metal film pattern for the bit line before forming the metal film for wiring. This technology focuses on preventing lifting between PE-SiON films.

이를 도 2a 내지 도 2c에 제시된, 본 발명에 의한 비트 라인용 미세 금속막 패턴 형성방법을 도시한 공정수순도를 참조하여 구체적으로 살펴보면 다음과 같다. 여기서는 편의상 그 제조방법을 제 3 단계로 구분하여 설명한다.This will be described in detail with reference to a process flowchart showing a method of forming a fine metal film pattern for a bit line according to the present invention shown in FIGS. 2A to 2C. Here, for convenience, the manufacturing method will be described by dividing it into a third step.

제 1 단계로서, 도 2a에 도시된 바와 같이 트랜지스터와 콘택 홀 등과 같은 하부 구조(미 도시)가 형성되어 있는 절연기판(100) 상에 폴리실리콘막(102)을 형성한 뒤, 그 위에 저저항 실리사이드막으로서 WSi막(104)을 형성하고, 상기 WSi막(104) 상에 다시 ARL로서 PE-SiON막(106)을 형성한다.As a first step, a polysilicon film 102 is formed on an insulating substrate 100 on which a substructure (not shown), such as a transistor and a contact hole, is formed, as shown in FIG. A WSi film 104 is formed as a silicide film, and a PE-SiON film 106 is formed as ARL again on the WSi film 104.

제 2 단계로서, 도 2b에 도시된 바와 같이 상기 PE-SiON막(106) 상에 네가티브 감광막(negative photoresist)(108)을 형성하고, 형성하고자 하는 패턴이 설계되어져 있는 레티클(110)을 마스크로 이용하여 상기 PE-SiON막(106) 표면이 소정 부분 노출되도록 상기 감광막(108)을 선택식각한다. 이때, 상기 감광막(108)은 네가티브 타입인 관계로 인해 광원에 노출되어진 부분은 남고, 나머지 부분은 제거되는 방식으로 식각이 이루어지므로, 이 과정에서 웨이퍼 에지부(도면 상에서 참조부호 Ⅱ로 표시된 부분)에 해당하는 기판(100) 상의 ARL 표면도 함께 노출되게 된다.As a second step, as shown in FIG. 2B, a negative photoresist 108 is formed on the PE-SiON film 106, and a mask is formed using the reticle 110 having a designed pattern. The photosensitive film 108 is selectively etched to expose a predetermined portion of the surface of the PE-SiON film 106 by using the photosensitive film 108. At this time, since the photoresist film 108 is etched in such a way that the part exposed to the light source remains and the remaining part is removed due to the negative type relationship, the wafer edge part (part indicated by reference numeral II on the drawing) in this process. ARL surface on the substrate 100 corresponding to the exposed will also be exposed.

제 3 단계로서, 도 2c에 도시된 바와 같이 식각처리된 상기 감광막(108)을 마스크로 이용하여 절연기판(100)의 표면이 소정 부분 노출되도록 상기 PE-SiON막(106)과 WSi막(104) 및 폴리실리콘막(102)을 순차적으로 건식식각하여 비트 라인으로 사용되어질 "PE-SiON막(106)/WSi막(104)/폴리실리콘막(102)" 적층 구조의 금속막 패턴을 형성한다. 이 과정에서 패턴 형성이 이루어지지 않는 웨이퍼 에지부의 PE-SiON막(106)과 WSi막(104) 및 폴리실리콘막(102)도 함께 제거된다. 이어, 기존과 동일한 공정수순에 의거하여 일반적인 후속 공정(예컨대, 층간 절연막을 형성하는 공정이나 배선용 금속막을 형성하는 공정 등)을 진행해 주므로써, 본 공정 진행을 완료한다.As a third step, the PE-SiON film 106 and the WSi film 104 are exposed to a predetermined portion of the surface of the insulating substrate 100 by using the photosensitive film 108 etched as shown in FIG. 2C as a mask. ) And the polysilicon film 102 are sequentially dry-etched to form a metal film pattern of a "PE-SiON film 106 / WSi film 104 / polysilicon film 102" laminated structure to be used as a bit line. . In this process, the PE-SiON film 106, the WSi film 104, and the polysilicon film 102 where the pattern is not formed are also removed. Subsequently, a general subsequent step (for example, a step of forming an interlayer insulating film or a step of forming a metal film for wiring, etc.) is carried out based on the same process procedure as before, thereby completing the present process.

이와 같이 공정을 진행할 경우, 패턴 형성이 이루어지지 않는 웨이퍼 에지부의 WSi막(104)과 PE-SiON막(106)이 제거된 상태하에서 배선으로 쓰이는 금속막 형성 공정과 후속 공정이 진행되는 방식으로 소자 제조가 이루어지므로, 샐리사이드 공정을 채용한 반도체 소자 제조시 웨이퍼 에지부에서 WSi막(104)과 PE-SiON막(106)이 리프팅되는 것을 막을 수 있게 되어 설비 오염으로 인해 야기되는 공정 불량 발생을 사전에 제거할 수 있게 된다.When the process is performed in this way, the metal film forming process used as wiring and the subsequent process are performed while the WSi film 104 and the PE-SiON film 106 of the wafer edge portion where the pattern is not formed are removed. Since the fabrication is performed, it is possible to prevent the WSi film 104 and the PE-SiON film 106 from being lifted at the wafer edge portion during the fabrication of the semiconductor device employing the salicide process, thereby preventing process defects caused by facility contamination. It can be removed beforehand.

이상에서 살펴본 바와 같이 본 발명에 의하면, 샐리사이드 공정을 채용한 고집적화된 반도체 소자 제조시, 패턴 형성이 이루어지지 않는 웨이퍼 에지부(절연기판의 에지부)의 WSi막과 PE-SiON막을 비트 라인으로 쓰이는 금속막 패턴을 형성하기 위한 식각 공정을 진행할 때 함께 제거해 주므로써, 후속 공정 진행시 웨이퍼 에지부에서 WSi막과 PE-SiON막이 리프팅되는 것을 막을 수 있게 되므로 공정 신뢰성을 향상시킬 수 있게 된다.As described above, according to the present invention, when fabricating a highly integrated semiconductor device employing the salicide process, the WSi film and the PE-SiON film of the wafer edge portion (edge portion of the insulating substrate) where the pattern is not formed are used as bit lines. By removing them together during the etching process for forming the metal layer pattern to be used, it is possible to prevent the WSi film and the PE-SiON film from lifting at the wafer edge during the subsequent process, thereby improving process reliability.

Claims (1)

트랜지스터와 콘택 홀 등의 하부 구조가 형성되어 있는 절연기판 상에 비트 라인 형성용 폴리실리콘막을 형성하는 단계와;Forming a polysilicon film for forming a bit line on an insulating substrate having a lower structure such as a transistor and a contact hole; 상기 폴리실리콘막 상에 WSi막 재질의 실리사이드막을 형성하는 단계와;Forming a silicide film made of a WSi film on the polysilicon film; 상기 실리사이드막 상에 PE-SiON 재질의 비반사코팅막을 형성하는 단계와;Forming an anti-reflective coating film of PE-SiON material on the silicide film; 상기 비반사코팅막 상에 네가티브 감광막을 형성하는 단계와;Forming a negative photoresist film on the antireflective coating film; 형성하고자 하는 패턴이 설계되어져 있는 레티클을 마스크로 이용하여, 패턴 형성이 이루어지지 않는 상기 기판 에지부의 상기 비반사코팅막 표면이 함께 노출되도록 상기 감광막을 선택식각하는 단계와;Selectively etching the photosensitive film using the reticle having the designed pattern to be formed as a mask to expose the surface of the non-reflective coating film on the substrate edge portion where the pattern is not formed; 식각처리된 상기 감광막을 마스크로 이용하여 상기 절연기판의 표면이 소정 부분 노출되도록 상기 비반사코팅막과 상기 실리사이드막 및 상기 폴리실리콘막을 순차식각하고, 상기 감광막을 제거하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.And etching the non-reflective coating layer, the silicide layer, and the polysilicon layer sequentially so that the surface of the insulating substrate is partially exposed by using the etched photosensitive layer as a mask, and removing the photosensitive layer. Device manufacturing method.
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