KR20000052100A - 반도체 장치의 식별회로 배치장치 - Google Patents

Abstract

개시된 식별회로 배치장치는 반도체 장치의 각각의 입력/출력 핀에 전기적으로 연결되는 복수의 식별회로를 입력/출력 핀의 인접위치에 배치하지 않고, 소정의 위치에 집중 배치하여 각각의 입력/출력 핀에 전기적으로 연결하는 것이다.

본 발명은 반도체 장치의 내부 회로에 연결되는 복수의 입력/출력 핀; 상기 복수의 입력/출력 핀에 전기적으로 각기 연결되는 복수의 식별회로; 및 상기 복수의 식별회로가 소정의 위치에 집중 배치되어 어레이로 구비되는 식별회로 어레이를 구비함으로써 식별회로의 퓨즈를 절단할 경우에 레이저 조사부의 이동시간을 단축시켜 제품의 생산성을 향상시킨다.

Description

반도체 장치의 식별회로 배치장치{Disposition apparatus of signature circuit in semiconductor device}

본 발명은 반도체 장치의 식별회로 배치장치에 관한 것으로 특히 반도체 장치의 각각의 핀에 연결되어 있는 복수의 식별회로를 소정의 영역에 집중 배치하는 반도체 장치의 식별회로 배치장치에 관한 것이다.

일반적으로 반도체 장치는 간단한 전기적인 테스트를 통해 제품의 옵션 및 제품의 기능을 확인하거나 반도체 장치가 조립된 상태에서 각각의 칩에 대한 웨이퍼 상태의 위치 및 리페어(repair) 어드레스 등의 각종 정보를 확인할 수 있도록 하기 위하여 식별(signature) 회로를 구비하고 있다.

상기 식별회로는 복수의 트랜지스터 및 퓨즈를 구비하고 있는 것으로 반도체 장치에 구비되어 있는 복수의 입력 핀 및 출력 핀에 각기 전기적으로 연결되어 있고, 간단한 전기적 테스트를 통해 각각의 입력 핀 및 출력 핀에 대한 상태를 확인할 수 있다.

도 1은 반도체 장치에 종래의 식별회로가 배치된 구조를 보인 도면이다.

여기서, 부호 1은 반도체 장치에 구비되어 내부의 회로와 전기적으로 연결되는 복수의 입력/출력 핀이다.

부호 2는 상기 복수의 입력/출력 핀(1)의 인접 위치에 각기 설치되고, 각각의 입력/출력 핀(1)과 전기적으로 연결되는 복수의 식별회로이다.

도 1의 도면 설명중 미설명 부호 3 및 4는 반도체 장치를 동작시킬 경우에 전원(VDD)(VSS)이 인가되는 전원 핀이다.

이와 같이 식별회로를 배치한 종래의 반도체 장치는 소정의 테스트 동작을 수행할 경우에 전원 핀(3)(4)에 소정 레벨의 전원(VDD)(VSS)를 인가 및 차단한 상태에서 복수의 입력/출력 핀(1)에 소정의 전기적 신호를 인가하고, 인가한 전기적 신호에 따른 반도체 장치의 동작 상태를 확인한다.

그리고 소정의 테스트 동작이 끝난 후에는 복수의 식별회로(2)에 각기 구비되어 있는 퓨즈를 절단해야 되는 것으로 통상적으로 레이저를 이용하여 퓨즈를 절단하고 있다.

그러나 상기한 종래의 기술은 식별회로(2)가 입력/출력 핀(1)의 인접 위치에 구비되어 입력/출력 핀(1)과 전기적으로 연결되어 있으므로 식별회로(2)의 퓨즈에 레이저를 조사하여 절단할 경우에 레이저를 조사하는 레이저 조사부의 이동 거리가 많게 된다.

그러므로 레이저 조사부의 이동시간이 많이 소요되고, 이로 인하여 제품의 생산성이 저하되는 문제점이 있었다.

또한 반도체 장치의 고집적화 및 대용량화로 칩의 크기가 커지고, 칩의 크기가 커짐에 따라 상기한 레이저 조사부의 이동시간 증가는 더욱 더 제품의 생산성을 저하시키는 문제점이 있었다.

따라서 본 발명의 목적은 각각의 입력/출력 핀에 전기적으로 연결되는 복수의 식별회로를 입력/출력 핀의 인접위치에 배치하지 않고, 소정의 위치에 집중 배치하여 각각의 입력/출력 핀에 전기적으로 연결함으로써 레이저 조사부의 이동시간을 단축시켜 제품의 생산성을 향상시킬 수 있도록 하는 반도체 장치의 식별회로 배치장치를 제공하는 데 있다.

이러한 목적을 달성하기 위한 본 발명의 반도체 장치의 식별회로 배치장치에 따르면, 반도체 장치에 구비되어 있는 복수의 입력/출력 핀과 동일한 수의 식별회로가 집중 배열되는 식별회로 어레이를 반도체 장치의 소정 위치에 구비하고, 이 식별회로 어레이의 각각의 식별회로를 복수의 입력/출력 핀에 전기적으로 연결하는 것을 특징으로 한다.

도 1은 종래의 식별회로가 배치된 구조를 보인 도면,

도 2는 본 발명에 따라 식별회로가 배치된 구조를 보인 도면,

도 3은 본 발명에 따른 식별회로의 실시 예를 보인 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

10 : 입력/출력 핀

20 : 식별회로 어레이

25 : 식별회로

30, 40 : 전원 핀

이하 첨부된 도 2 및 도 3의 도면을 참조하여 본 발명의 반도체 장치의 식별회로 배치장치를 상세히 설명한다.

도 2는 본 발명에 따라 식별회로가 배치된 구조를 보인 도면이다.

여기서, 부호 10은 반도체 장치에 구비되어 내부의 회로와 전기적으로 연결되는 복수의 입력/출력 핀이다.

부호 20은 식별회로 어레이이다.

상기 식별회로 어레이(20)는 반도체 장치의 소정 위치에 복수의 식별회로(25)를 구비하고, 각각의 식별회로(25)는 상기 복수의 입력/출력 핀(10)에 전기적으로 연결된다.

부호 30 및 부호 40은 반도체 장치를 동작시킬 경우에 전원(VDD)(VSS)이 인가되는 전원 핀이다.

도 3은 본 발명에 따른 식별회로(25)의 실시 예를 보인 도면이다.

이에 도시된 바와 같이 각각의 입력/출력 핀(10)과 전원(VDD)의 사이에 다이오드로 동작하는 복수의 NMOS 트랜지스터(NM1, NM2, NM3, NM4, NM5), 제 1 식별 퓨즈(FE1) 및 저항(R)이 직렬로 접속되고, 상기 NMOS 트랜지스터(NM2, NM3)의 접속점과 상기 제 1 식별 퓨즈(FE1) 및 저항(R)의 사이에 제 2 퓨즈(FE2)가 구비된다.

이와 같이 구성된 본 발명은 식별회로 어레이(20)의 복수의 식별회로(25)가 반도체 장치의 복수의 입력/출력 핀(10)에 각기 전기적으로 연결되어 있으므로 종래와 마찬가지로 소정의 테스트 동작을 수행할 경우에 전원 핀(30)(40)에 소정 레벨의 전원(VDD)(VSS)를 인가 및 차단한 상태에서 복수의 입력/출력 핀(10)에 소정의 전기적 신호를 인가하고, 인가한 전기적 신호에 따른 반도체 장치의 동작 상태를 확인할 수 있다.

그리고 소정의 테스트 동작이 끝난 후에는 복수의 식별회로(25)에 각기 구비되어 있는 제 1 및 제 2 퓨즈(FE1, FE2)를 절단해야 되는 것으로 레이저 조사부를 이동시키면서 제 1 및 제 2 퓨즈(FE1, FE2)에 레이저를 조사하여 절단한다.

여기서, 본 발명은 복수의 식별회로(25)를 식별회로 어레이(20)에 집중시켜 배치하였으므로 식별회로(25)의 제 1 및 제 2 퓨즈(FE1, FE2)를 절단할 경우에 레이저 조사부의 이동 거리가 매우 짧게 된다.

이상에서와 같이 본 발명에 따르면, 반도체 장치의 복수의 입력/출력 핀에 전기적으로 연결되는 복수의 식별회로를 식별회로 어레이에 집중시켜 배치함으로써 식별회로의 퓨즈를 레이저로 절단할 경우에 레이저를 조사하는 레이저 조사부의 이동거리가 짧게 되고, 이로 인하여 퓨즈의 절단시간이 단축되어 제품의 생산성이 향상되는 효과가 있다.

Claims (1)

1. 반도체 장치의 내부 회로에 연결되는 복수의 입력/출력 핀;

   상기 복수의 입력/출력 핀에 전기적으로 각기 연결되는 복수의 식별회로; 및

   상기 복수의 식별회로가 소정의 위치에 집중 배치되어 어레이로 구비되는 식별회로 어레이로 구성됨을 특징으로 하는 반도체 장치의 식별회로 배치장치.