KR20000051714A - 큐피에스케이(ｑｐｓｋ) 변조 장치 및 이를 위한 위상 보상기 - Google Patents
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Abstract
본 발명은 CDMA(Code Division Multiple Access) 방식의 통신 분야에서 베이스 밴드 신호(Baseband Signal)를 중간 주파수(IF; Intermediate frequency) 신호로 상향 변환(Up-Conversion) 시키는 QPSK(Quadrature Phase Shift Keying) 변조 장치에서 I-신호와 Q-신호 사이에 발생하는 위상 에러(Phase error)를 보상해 주기 위한 위상 보상기(Phase compensator)에 관한 것으로, 외부에서 입력되는 선택 코드 신호를 논리 연산하여 제 1, 제 2 선택신호를 출력하는 선택부와, 상기 선택부에서 출력된 제 1, 제 2 선택 신호에 따라 포지티브 I-신호, 네가티브 I-신호, 포지티브 Q-신호 및 네가티브 Q-신호를 각각 서로 다른 시간으로 지연시켜 출력하는 지연부를 구비하여 구성된 것이다.
Description
본 발명은 CDMA(Code Division Multiple Access) 방식의 통신 분야에서 베이스 밴드 신호(Baseband Signal)를 중간 주파수(IF; Intermediate frequency) 신호로 상향 변환(Up-Conversion) 시키는 QPSK(Quadrature Phase Shift Keying) 변조 장치에 관한 것으로, 특히 In - Phase 신호와 Quadrature - Phase 신호 사이에 발생하는 위상 에러(Phase error)를 보상해 주기 위한 위상 보상기(Phase compensator)에 관한 것이다.
종래의 QPSK 변조 장치 및 변조 방식을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 QPSK 변조 장치의 구성도이다.
종래의 QPSK 변조 장치는 클럭신호(TxCLK)의 상승 에지(rising edge)에 동기되어 입력되는 8-비트의 디지털 신호(TXD7-0)를 입력하여 아날로그 신호로 변환하는 제 1 8-비트 CDMA 디지털/아날로그 변환기(1)와, 상기 클럭신호(TxCLK)의 하강 에지(falling edge)에 동기되어 입력되는 8-비트의 디지털 신호(TXD7-0)를 입력하여 아날로그 신호로 변환하는 제 2 8-비트 CDMA 디지털/아날로그 변환기(2)와, 상기 제 1 8-비트 CDMA 디지털/아날로그 변환기(1)에서 출력되는 아날로그 신호를 필터링하여 베이스 밴드 대역의 신호만을 출력하는 제 1 CDMA 로우 패스 필터(Low pass filter)(3)와, 상기 제 2 8-비트 CDMA 디지털/아날로그 변환기(2)에서 출력되는 아날로그 신호를 필터링하여 베이스 밴드 대역의 신호만을 출력하는 제 2 CDMA 로우 패스 필터(Low pass filter)(4)와, 디지털화된 I - 신호(In - Phase signal)와 디지털화된 Q - 신호(Quandrature - Phase signal)를 각각 출력하는 I/Q 로칼 신호 출력부(5)와, 상기 I/Q 로칼 신호 출력부(5)에서 출력되는 I - 신호와 상기 제 1 CDMA 로우 패스 필터(3)에서 출력되는 신호를 믹싱하여 중간 주파수 대역으로 상향 변환시키는 제 1 믹싱부(6)와, 상기 I/Q 로칼 신호 출력부(5)에서 출력되는 Q - 신호와 상기 제 2 CDMA 로우 패스 필터(3)에서 출력되는 신호를 믹싱하여 중간 주파수 대역으로 상향 변환시키는 제 2 믹싱부(7)와, 상기 제 1, 제 2 믹싱부(6, 7)에서 출력되는 신호를 합산하여 2-비트의 TXIF 및 TXIF/ 신호를 출력하는 합산기(8)를 구비하여 구성된다.
여기서, 상기 I - 신호와 Q-신호는 90°의 위상차를 갖는다.
이와 같이 구성된 종래의 QPSK 변조 장치의 변조 방법은 다음과 같다.
QPSK 변조 방식은 4개의 위상 상태(예를들면, 0, π/2, π, 3π/2)를 사용하여 정보를 전송하는 디지털 위상 변조 방식이다.
따라서, 크게 I-채널(channel)과 Q-채널로 되어 있다.
먼저, 8-비트의 디지털 데이터가 전송 클럭신호(TxCLK)의 상승 에지에서 제 1 CDMA 디지털/아날로그 변환기(1)에 입력되고, 또한 8-비트의 디지털 데이터가 전송 클럭신호(TxCLK)의 하강 에지에서 제 2 CDMA 디지털/아날로그 변환기(2)에 입력된다.
상기 제 1, 제 2 CDMA 디지털/아날로그 변환기(1, 2)는 각각 입력된 8-비트의 디지털 데이터를 아날로그로 변환하여 출력한다.
그리고, 상기 제 1, 제 2 CDMA 로우 패스 필터(3, 4)는 각각 제 1, 제 2 CDMA 디지털/아날로그 변환기(1, 2)에서 출력되는 아날로그 신호를 필터링하여 각각 베이스 밴드 대역 신호를 출력한다.
상기 제 1 믹싱부(6)는 상기 I/Q 로칼 신호 출력부(5)에서 출력되는 I-신호와 상기 제 1 CDMA 로우 패스 필터(3)에서 출력되는 베이스 밴드 신호를 믹싱하여 중간 주파수(IF) 대역으로 상승 변환시키고, 제 2 믹싱부(7)는 I/Q 로칼 신호 출력부(50에서 출력되는 Q-신호와 제 2 CDMA 로우 패스 필터(4)에서 출력되는 베이스 밴드 신호를 믹싱하여 중간 주파수(IF) 대역으로 상승 변환시킨다.
마지막으로 합산부(8)는 상기 제 1, 제 2 믹싱부(6, 7)에서 출력되는 I-채널 중간 주파수와 Q-채널 중간 주파수를 합성하여 2-비트의 TXIF 및 TXIF/ 신호를 출력한다.
그러나 이와 같은 종래의 QPSK 변조 장치에 있어서는 다음과 같은 문제점이 있었다.
QPSK 변조 방식에 있어서는 I-신호와 Q-신호는 정확하게 90도의 위상차가 생겨야 한다. 그런데, 제 2 믹싱부(7)에서 Q-채널 베이스 밴드 신호와 Q 로칼 신호를 믹싱함에 있어 위상 변화가 생기게 되므로 복원시에 I-신호와 Q-신호가 달라지게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, I-신호와 Q-신호 사이에 발생하는 위상 에러를 보상할 수 있는 위상 보상기를 제공함에 그 목적이 있다.
도 1은 종래의 QPSK 변조 장치의 구성도
도 2는 본 발명의 QPSK 변조 장치의 구성도
도 3은 도 2에서 본 발명 위상 보상기의 구성도
도 4는 도 3에서 딜레이 소자의 회로 구성도
도 5는 본 발명의 위상 딜레이부의 신호 입/출력 파형도
도면의 주요부분에 대한 부호의 설명
11, 12 : CDMA 디지털/아날로그 변환기13, 14 : CDMA 로우 패스 필터
15 : I/Q 로칼 신호 출력부16, 17 : 믹싱부
18 : 합성부19 : 위상 보상기
21, 22, 23, 24, 350, 450 : 인버터
25, 26, 27, 28, 29, 30, 31, 32, 33, 34 : 앤드 게이트
35, 36 : 오아 게이트37, 38, 39, 40 : 지연소자
300, 400 : 지연부
A0, A1, A2, A3 : 전송 게이트
이와 같은 목적을 달성하기 위한 본 발명의 QPSK 변조 장치는 클럭신호(TxCLK)의 상승 에지에 동기되어 8-비트의 디지털 신호를 아날로그 신호로 변환하는 제 1 CDMA 디지털/아날로그 변환기와, 상기 클럭신호(TxCLK)의 하강 에지에 동기되어 8-비트의 디지털 신호를 아날로그 신호로 변환하는 제 2 CDMA 디지털/아날로그 변환기와, 상기 제 1 CDMA 디지털/아날로그 변환기에서 출력되는 아날로그 신호를 필터링하여 베이스 밴드 대역의 신호만을 출력하는 제 1 CDMA 로우 패스 필터와, 상기 제 2 CDMA 디지털/아날로그 변환기에서 출력되는 아날로그 신호를 필터링하여 베이스 밴드 대역의 신호만을 출력하는 제 2 CDMA 로우 패스 필터와, 디지털화된 I-신호와 Q-신호를 각각 출력하는 I/Q 로칼 신호 출력부와, 상기 I/Q 로칼 신호 출력부에서 출력되는 I-신호와 Q-신호의 위상 에러를 보상하는 I/Q 위상 보상기와, 상기 I/Q 위상 보상기에서 출력되는 I-신호와 상기 제 1 CDMA 로우 패스 필터에서 출력되는 신호를 믹싱하여 중간 주파수 대역으로 상향 변환하는 제 1 믹싱부와, 상기 I/Q 위상 보상기에서 출력되는 Q-신호와 상기 제 2 CDMA 로우 패스 필터에서 출력되는 신호를 믹싱하여 중간 주파수 대역으로 상향 변환하는 제 2 믹싱부와, 상기 제 1, 제 2 믹싱부에서 출력되는 신호를 합산하여 2-비트의 TXIF 및 TXIF/ 신호를 출력하는 합산기를 구비하여 구성됨에 그 특징이 있다.
또한 상기의 목적을 달성하기 위한 본 발명의 위상 보상기는 외부에서 입력되는 선택 코드 신호를 논리 연산하여 제 1, 제 2 선택신호를 출력하는 선택부와, 상기 선택부에서 출력된 제 1, 제 2 선택 신호에 따라 포지티브 I-신호, 네가티브 I-신호, 포지티브 Q-신호 및 네가티브 Q-신호를 각각 서로 다른 시간으로 지연시켜 출력하는 지연부를 구비하여 구성됨에 그 특징이 있다.
상기와 같은 본 발명의 QPSK 변조 장치 및 위상 보상기를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2는 본 발명의 QPSK 변조 장치의 구성도이고, 도 3은 도 2에서 본 발명 위상 보상기의 구성도이다.
본 발명의 QPSK 변조 장치는, 도 2와 같이, 클럭신호(TxCLK)의 상승 에지(rising edge)에 동기되어 입력되는 8-비트의 디지털 신호(TXD7-0)를 입력하여 아날로그 신호로 변환하는 제 1 CDMA 디지털/아날로그 변환기(11)와, 상기 클럭신호(TxCLK)의 하강 에지(falling edge)에 동기되어 입력되는 8-비트의 디지털 신호(TXD7-0)를 입력하여 아날로그 신호로 변환하는 제 2 CDMA 디지털/아날로그 변환기(12)와, 상기 제 1 CDMA 디지털/아날로그 변환기(11)에서 출력되는 아날로그 신호를 필터링하여 베이스 밴드 대역의 신호만을 출력하는 제 1 CDMA 로우 패스 필터(Low pass filter)(13)와, 상기 제 2 CDMA 디지털/아날로그 변환기(12)에서 출력되는 아날로그 신호를 필터링하여 베이스 밴드 대역의 신호만을 출력하는 제 2 CDMA 로우 패스 필터(Low pass filter)(14)와, 디지털화된 I - 신호(In - Phase signal)와 디지털화된 Q - 신호(Quandrature - Phase signal)를 각각 출력하는 I/Q 로칼 신호 출력부(15)와, 상기 I/Q 로칼 신호 출력부(5)에서 출력되는 I - 신호와 Q-신호의 위상 에러를 보상하는 I/Q 위상 보상기(19)와, 상기 I/Q 위상 보상기(19)에서 출력되는 I-신호와 상기 제 1 CDMA 로우 패스 필터(13)에서 출력되는 신호를 믹싱하여 중간 주파수 대역으로 상향 변환하는 제 1 믹싱부(16)와, 상기 I/Q 위상 보상기(19)에서 출력되는 Q-신호와 상기 제 2 CDMA 로우 패스 필터(13)에서 출력되는 신호를 믹싱하여 중간 주파수 대역으로 상향 변환하는 제 2 믹싱부(17)와, 상기 제 1, 제 2 믹싱부(16, 17)에서 출력되는 신호를 합산하여 2-비트의 TXIF 및 TXIF/ 신호를 출력하는 합산기(18)를 구비하여 구성된다.
여기서, 상기 I/Q 위상 보상기의 상세한 구성은 도 3과 같다.
즉, I/Q 위상 보상기(19)는 크게 외부에서 입력되는 선택 코드 신호를 선택하는 선택부(100)와 상기 선택부(100)에서 선택된 신호에 따라 지연시키는 지연부(200)로 나누어 진다.
상기 선택부(100)의 구성은 제 1 선택 코드 신호(S0)를 반전시키는 제 1 인버터(21)와, 상기 제 2 선택 코드 신호(S1)를 반전시키는 제 2 인버터(22)와, 제 3 선택 코드 신호(S2)를 반전시키는 제 3 인버터(23)와, 상기 제 3 인버터(23)의 출력신호를 반전시키는 제 4 인버터(24)와, 상기 제 1, 제 2 선택 코드 신호 (S0, S1)를 논리 연산하여 출력하는 제 1 앤드 게이트(25)와, 상기 제 1 인버터(21)의 출력신호와 제 2 선택 코드 신호(S1)를 논리 연산하여 출력하는 제 2 앤드 게이트(26)와, 상기 제 1 선택 코드 신호(S0)와 상기 제 2 인버터(22)의 출력신호를 논리 연산하여 출력하는 제 3 앤드 게이트(27)와, 상기 제 1, 제 2 인버터(21, 22)의 출력신호를 논리 연산하여 출력하는 제 4 앤드 게이트(28)와, 상기 제 1 앤드 게이트(25)의 출력신호와 제 3 인버터(23)의 출력 신호를 논리 연산하여 출력하는 제 5 앤드 게이트(29)와, 상기 제 1 앤드 게이트(25)의 출력 신호와 상기 제 4 인버터(24)의 출력 신호를 논리 연산하여 출력하는 제 6 앤드 게이트(30)와, 상기 제 2 앤드 게이트(26)의 출력 신호와 제 3 인버터(23)의 출력 신호를 논리 연산하여 출력하는 제 7 앤드 게이트(31)와, 상기 제 2 앤드 게이트(26)의 출력 신호와 제 4 인버터(24)의 출력 신호를 논리 연산하여 출력하는 제 8 앤드 게이트(32)와, 상기 제 3 앤드 게이트(27)의 출력 신호와 제 3 인버터(23)의 출력 신호를 논리 연산하여 출력하는 제 9 앤드 게이트(33)와, 상기 제 3 앤드 게이트(27)의 출력 신호와 제 4 인버터(24)의 출력 신호를 논리 연산하여 출력하는 제 10 앤드 게이트(34)와, 상기 제 4 앤드 게이트(28)의 출력 신호와 제 3 인버터(23)의 출력 신호를 논리 연산하여 출력하는 제 1 오아 게이트(35)와, 상기 제 4 앤드 게이트(28)의 출력 신호와 제 4 인버터(24)의 출력 신호를 논리 연산하여 출력하는 제 2 오아 게이트(36)으로 구성된다.
또한, 상기 지연부(200)는 상기 I/Q 로칼 신호 출력부(15)에서 출력되는 포지티브 Q-신호(qpi)를 상기 제 5, 제 7, 제 9 앤드 게이트(29, 31, 33) 및 제 1 오아 게이트(35)의 출력 신호에 따라 지연시키는 제 1 지연소자(37)와, 상기 I/Q 로칼 신호 출력부(15)에서 출력되는 네가티브 Q-신호(qni)를 상기 제 5, 제 7, 제 9 앤드 게이트(29, 31, 33) 및 제 1 오아 게이트(35)의 출력 신호에 따라 지연시키는 제 2 지연소자(38)와, 상기 I/Q 로칼 신호 출력부(15)에서 출력되는 포지티브 I-신호(ipi)를 상기 제 6, 제 8, 제 10 앤드 게이트(30, 32, 34) 및 제 2 오아 게이트(36)의 출력 신호에 따라 지연시키는 제 3 지연소자(39)와, 상기 I/Q 로칼 신호 출력부(15)에서 출력되는 네가티브 I-신호(ini)를 상기 제 6, 제 8, 제 10 앤드 게이트(30, 32, 34) 및 제 2 오아 게이트(36)의 출력 신호에 따라 지연시키는 제 4 지연소자(40)로 구성된다.
여기서, 상기 각 지연소자의 상세한 구성은 다음과 같다.
도 4는 도 3에서 지연 소자의 회로 구성도이다.
상기 도 3의 제 1, 제 2 오아 게이트(35, 36)에서 출력되는 신호(비반전 신호 및 반전신호)가 각 지연소자의 0, 1 번 핀 입력단에 입력된다.
제 9, 제 10 앤드 게이트(33, 34)에서 출력되는 신호(비반전 신호 및 반전신호)가 각 지연소자의 2, 3 번 핀 입력단에 입력된다.
제 7, 제 8 앤드 게이트(31, 32)에서 출력되는 신호(비반전 신호 및 반전신호)가 각 지연소자의 4, 5 번 핀 입력단에 입력된다.
제 5, 제 6 앤드 게이트(29, 30)에서 출력되는 신호(비반전 신호 및 반전신호)가 각 지연소자의 6, 7 번 핀 입력단에 입력된다.
따라서, 각 지연소자는 상기 선택부(100)에서 출력되는 신호에 따라 입력되는 I,Q-신호를 지연시키는 제 1 지연부(300)와, 상기 제 1 지연부(300)의 출력을 반전시키는 제 5 인버터(350)와, 상기 선택부(100)에서 출력되는 신호에 따라 상기 제 5 인버터(350)에서 출력되는 신호를 지연시키는 제 2 지연부(400)와, 상기 제 2 지연부(400)에서 출력되는 신호를 반전하여 출력하는 제 6 인버터(450)로 구성된다.
여기서, 상기 제 1, 제 2 지연부(300, 400)의 구성은 다음과 같다.
0, 1 번 핀으로 입력되는 신호에 따라 입력신호를 소정 시간(a) 지연시켜 전송하는 제 1 전송 게이트(A0)와, 2, 3 번 핀으로 입력되는 신호에 따라 소정 시간(b) 지연시켜 전송하는 제 2 전송 게이트(A1)와, 4, 5 번 핀으로 입력되는 신호에 따라 입력신호를 소정 시간(c) 지연시켜 전송하는 제 3 전송 게이트(A2)와, 6, 7 번 핀으로 입력되는 신호에 따라 소정 시간(d) 지연시켜 전송하는 제 4 전송 게이트(A3)로 구성된다.
이 때 지연 시간 a, b, c, d는 a〈 b〈 c〈 d 관계를 갖는다.
이와 같이 구성되는 본 발명의 QPSK 변조 장치 및 위상 보상기의 동작을 설명하면 다음과 같다.
종래의 기술에서 상향 변환시 위상의 변화가 생기며 결과적으로 I-신호와 Q-신호가 달라지게 됨을 보였다.
이러한 현상들은 스펙트럼(Spectrum) 상으로 볼 때 억제(suppression)되어야할 USB(upper side band) 성분이 높게 나타나게 되는 것을 측정할 수 있다.
또한 중요한 파라미터(Parameter)인 위상 오차를 측정하는 방법은 아래와 같다.
QPSK 변조에서 가장 이상적인 중간 주파수(I(t), Q(t)) 대역의 신호와 I/Q 로칼 신호(ILO, QLO)는 다음과 같다.
I(t) = Cosψt
Q(t) = Sinψt = Cos(ψt - π/2)
ILO= Cosωt
QLO= Sinωt = Cos(ωt - π/2)
따라서, QPSK 변조된 신호 f{I(t),Q(t)}는 다음과 같다.
f{I(t),Q(t)} = I(t)·ILO+ Q(t)·QLO
= Cosψt Cosωt + Cos(ψt - π/2)Cos(ωt - π/2)
= 1/2{Cos(ωt + ψt) + Cos(ωt - ψt)}
+ 1/2{Cos(ωt + ψt - π) + Cos(ωt - ψt)}
= Cos(ωt - ψt)
즉, 이상적인 경우에는 LSB 성분[Cos(ωt - ψt)]만 나타난다.
그러나, 위상의 오정렬(Phase mismatch) 성분(ε)이 있을 때는 다음과 같다.
I(t) = Cosψt
Q(t) = Sinψt = Cos(ψt - π/2)
ILO= Cosωt
QLO= Sin(ωt + ε) = Cos(ωt - π/2 + ε) 이므로, QPSK 변조된 신호 f{I(t),Q(t)}는 다음과 같다.
f{I(t),Q(t)} = I(t)·ILO+ Q(t)·QLO
= Cosψt Cosωt + Cos(ψt - π/2)Cos(ωt - π/2 + ε)
= 1/2{Cos(ωt + ψt) + Cos(ωt - ψt)}
+ 1/2{Cos(ωt + ψt - π + ε) + Cos(ωt - ψt + ε)}
= 1/2{Cos(ωt + ψt) + Cos(ωt - ψt)}
+ 1/2{Cos(ωt - ψt + ε) - Cos(ωt + ψt + ε)}.
상기에서 알 수 있는 바와 같이 "ε"에 의하여 USB 성분인 (ωt + ψt)가 상쇄되지 않고 존재하게 된다.
이와 같은 위상 에러 성분인 "ε"는 회로상에서 시간 지연(time delay) 등에 의해서 발생한다.
여기서, 상기 I/Q 로칼 신호 출력부(15)에서 출력되는 신호(LO)의 주파수를 fLO라 하면 다음과 같은 식이 성립된다.
360°= 1/fLO: 한 주기의 시간
1°= 1/(360×fLO)
단위 지연 셀의 지연 시간을 td라 하면,
보상 되어야 할 위상 각도는 td/(360×fLO)가 된다.
만약 상기 신호(LO)의 주파수가 130.38MHz이다면, 주기(T)는 다음과 같고 한 주기를 360°로 하면,
T = 7.66988nsec = 360。
1°= 21.3psec
즉, LO 신호가 21.3psec의 지연이 존재할 때에 위상의 에러가 1°생기게 된다.
따라서, 본 발명에서는 상기 위상 에러를 지연 소자를 이용하여 보상하고자 한다. 그리고, 이 위상 에러에 대해 약 8°정도의 마진(margine)이 있기 때문에 각 단계 별로 8°씩 지연이 존재하게 구성하였다.
이와 같은 원리를 기초로 하여 본 발명의 동작을 설명하면 다음과 같다.
먼저, 본 발명의 QPSK 변조 장치의 동작은 종래와 거의 같으나, I/Q 로칼 신호 출력부(15)에서 출력되는 신호를 위상 보상기로 보상함에 차이가 있으므로 위상 보상기의 동작을 구체적으로 설명한다.
위상 보상기(19)는 입력되는 디지털 신호인 선택 코드 신호(S0, S1, S2)에 따라 I/Q 로칼 신호 출력부(15)에서 출력되는 I-신호 및 Q-신호를 지연시켜 전체 QPSK 변조의 위상을 보정하게 된다.
상기 선택 코드 신호(S0, S1, S2)에 따라 보정되어 지는 각 채널별 지연 패스는 다음의 표 1에 나타내었다.
| S0 | S1 | S2 | I-채널 패스 | Q-채널 패스 |
| 0 | 0 | 0 | A0 | A0 |
| 1 | 0 | 0 | A0 | A1 |
| 0 | 1 | 0 | A0 | A2 |
| 1 | 1 | 0 | A0 | A3 |
| 0 | 0 | 1 | A0 | A0 |
| 1 | 0 | 1 | A1 | A0 |
| 0 | 1 | 1 | A2 | A0 |
| 1 | 1 | 1 | A3 | A0 |
따라서, 상기 제 1 전송 게이트(A0)는 거의 지연 시간이 발생하지 않고 제 2 전송 게이트(A1)은 약 170psec의 지연시간을 갖고, 제 3 전송 게이트(A2)는 약 340psec의 지연시간을 갖고, 제 4 전송 게이트(A3)는 약 510psec의 지연시간을 갖는 다면, 제 2 전송 게이트(A1)는 8°, 제 3 전송 게이트(A2)는 16°, 제 4 전송 게이트(A3)는 24°의 위상 보상을 하게 된다.
도 5는 본 발명의 위상 지연소자의 신호 입/출력 파형도이다.
상기 본 발명의 위상 보상기에 의한 위상 지연의 입/출력 파형은 도 5와 같다.
이상에서 설명한 바와 같은 본 발명의 QPSK 변조 장치 및 위상 보상기에 있어서는 다음과 같은 효과가 있다.
본 발명에서는 위상 보상기를 이용하여 I-신호와 Q-신호의 위상차가 정확히 90도가 되도록 위상을 보상하므로 복조시 I/Q의 원 신호를 정확하게 복원할 수 있고, 또한 그렇게 함으로써 신호의 왜곡을 줄이며 신뢰도를 증가시킬 수 있다.
Claims (8)
- 클럭신호(TxCLK)의 상승 에지에 동기되어 8-비트의 디지털 신호를 아날로그 신호로 변환하는 제 1 CDMA 디지털/아날로그 변환기와,상기 클럭신호(TxCLK)의 하강 에지에 동기되어 8-비트의 디지털 신호를 아날로그 신호로 변환하는 제 2 CDMA 디지털/아날로그 변환기와,상기 제 1 CDMA 디지털/아날로그 변환기에서 출력되는 아날로그 신호를 필터링하여 베이스 밴드 대역의 신호만을 출력하는 제 1 CDMA 로우 패스 필터와,상기 제 2 CDMA 디지털/아날로그 변환기에서 출력되는 아날로그 신호를 필터링하여 베이스 밴드 대역의 신호만을 출력하는 제 2 CDMA 로우 패스 필터와,디지털화된 I-신호와 Q-신호를 각각 출력하는 I/Q 로칼 신호 출력부와,상기 I/Q 로칼 신호 출력부에서 출력되는 I-신호와 Q-신호의 위상 에러를 보상하는 I/Q 위상 보상기와,상기 I/Q 위상 보상기에서 출력되는 I-신호와 상기 제 1 CDMA 로우 패스 필터에서 출력되는 신호를 믹싱하여 중간 주파수 대역으로 상향 변환하는 제 1 믹싱부와,상기 I/Q 위상 보상기에서 출력되는 Q-신호와 상기 제 2 CDMA 로우 패스 필터에서 출력되는 신호를 믹싱하여 중간 주파수 대역으로 상향 변환하는 제 2 믹싱부와,상기 제 1, 제 2 믹싱부에서 출력되는 신호를 합산하여 2-비트의 TXIF 및 TXIF/ 신호를 출력하는 합산기를 구비하여 구성됨을 특징으로 하는 QPSK 변조 장치.
- 외부에서 입력되는 선택 코드 신호를 논리 연산하여 제 1, 제 2 선택신호를 출력하는 선택부와,상기 선택부에서 출력된 제 1, 제 2 선택 신호에 따라 포지티브 I-신호, 네가티브 I-신호, 포지티브 Q-신호 및 네가티브 Q-신호를 각각 서로 다른 시간으로 지연시켜 출력하는 지연부를 구비하여 구성됨을 특징으로 하는 위상 보상기.
- 제 2 항에 있어서,상기 선택부는 제 1 선택 코드 신호(S0)를 반전시키는 제 1 인버터와,제 2 선택 코드 신호(S1)를 반전시키는 제 2 인버터와,제 3 선택 코드 신호(S2)를 반전시키는 제 3 인버터와,상기 제 3 인버터의 출력신호를 반전시키는 제 4 인버터와,상기 제 1, 제 2 선택 코드 신호 (S0, S1)를 논리 연산하여 출력하는 제 1 앤드 게이트와,상기 제 1 인버터의 출력신호와 제 2 선택 코드 신호를 논리 연산하여 출력하는 제 2 앤드 게이트와,상기 제 1 선택 코드 신호(S0)와 상기 제 2 인버터의 출력신호를 논리 연산하여 출력하는 제 3 앤드 게이트와,상기 제 1, 제 2 인버터의 출력신호를 논리 연산하여 출력하는 제 4 앤드 게이트와,상기 제 1 앤드 게이트의 출력신호와 제 3 인버터의 출력 신호를 논리 연산하여 상기 제 1 선택신호 중 2-비트 신호를 출력하는 제 5 앤드 게이트와,상기 제 1 앤드 게이트의 출력 신호와 상기 제 4 인버터의 출력 신호를 논리 연산하여 제 2 선택신호 중 2-비트 신호를 출력하는 제 6 앤드 게이트와,상기 제 2 앤드 게이트의 출력 신호와 제 3 인버터의 출력 신호를 논리 연산하여 상기 제 1 선택신호 중 2-비트의 신호를 출력하는 제 7 앤드 게이트와,상기 제 2 앤드 게이트의 출력 신호와 제 4 인버터의 출력 신호를 논리 연산하여 상기 제 2 선택신호 중 2-비트의 신호를 출력하는 제 8 앤드 게이트와,상기 제 3 앤드 게이트의 출력 신호와 제 3 인버터의 출력 신호를 논리 연산하여 상기 제 1 선택신호 중 2-비트의 신호를 출력하는 제 9 앤드 게이트와,상기 제 3 앤드 게이트의 출력 신호와 제 4 인버터의 출력 신호를 논리 연산하여 상기 제 2 선택신호 중 2-비트의 신호를 출력하는 제 10 앤드 게이트와,상기 제 4 앤드 게이트의 출력 신호와 제 3 인버터의 출력 신호를 논리 연산하여 상기 제 1 선택신호 중 2-비트의 신호를 출력하는 제 1 오아 게이트와,상기 제 4 앤드 게이트의 출력 신호와 제 4 인버터의 출력 신호를 논리 연산하여 상기 제 2 선택신호 중 2-비트의 신호를 출력하는 제 2 오아 게이트를 구비하여 구성됨을 특징으로 하는 위상 보상기.
- 제 3 항에 있어서,상기 제 5, 제 6, 제 7, 제 8, 제 9, 제 10 앤드 게이트 및 제 1, 제 2 오아 게이트는 비반전 신호와 반전된 신호를 출력함을 특징으로 하는 위상 보상기.
- 제 2 항에 있어서,상기 지연부는 상기 선택부의 제 1 선택신호에 의해 상기 포지티브 Q-신호를 다단계로 지연시켜 출력하는 제 1 지연소자와,상기 선택부의 제 1 선택신호에 따라 상기 네가티브 Q-신호를 다단계로 지연시켜 출력하는 제 2 지연소자와,상기 선택부의 제 2 선택신호에 따라 상기 포지티브 I-신호를 다단계로 지연시켜 출력하는 제 3 지연소자와,상기 선택부의 제 2 선택신호에 따라 상기 네가티브 I-신호를 다단계로 지연시켜 출력하는 4 지연소자를 구비하여 구성됨을 특징으로 하는 위상 보상기.
- 제 5 항에 있어서,상기 각 지연소자는 상기 선택부에서 출력되는 제 1 또는 제 2 선택신호에 따라 I,Q-신호를 지연시키는 제 1 지연부와,상기 제 1 지연부의 출력을 반전시키는 제 5 인버터와,상기 선택부에서 출력되는 제 1 또는 제 2 선택신호에 따라 상기 제 5 인버터에서 출력되는 신호를 지연시키는 제 2 지연부와,상기 제 2 지연부에서 출력되는 신호를 반전하여 출력하는 제 6 인버터를 구비하여 구성됨을 특징으로 하는 위상 보상기.
- 제 6 항에 있어서,상기 각 지연부는 상기 제 1 또는 제 2 선택신호의 제 1 신호에 따라 입력신호를 소정 시간(a) 지연시켜 전송하는 제 1 전송 게이트와,상기 제 1 또는 제 2 선택신호의 제 2 신호에 따라 소정 시간(b) 지연시켜 전송하는 제 2 전송 게이트와,상기 제 1 또는 제 2 선택신호의 제 1 신호에 따라 입력신호를 소정 시간(c) 지연시켜 전송하는 제 3 전송 게이트와,상기 제 1 또는 제 2 선택신호의 제 1 신호에 따라 소정 시간(d) 지연시켜 전송하는 제 4 전송 게이트로 구성됨을 특징으로 하는 위상 보상기.
- 제 7 항에 있어서,상기 지연 시간 a, b, c, d는 a〈 b〈 c〈 d 관계를 갖고 있음을 특징으로 하는 위상 보상기.
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