KR20000051684A - Test pattern of semiconductor chip - Google Patents
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Abstract
Description
본 발명은 반도체 칩의 테스트 패턴에 관한 것으로, 더욱 상세하게는 반도체 소자 제조 공정에 의해 제조된 반도체 칩의 소자 특성을 측정하기 위한 테스트 패턴에 관한 것이다.The present invention relates to a test pattern of a semiconductor chip, and more particularly, to a test pattern for measuring device characteristics of a semiconductor chip manufactured by a semiconductor device manufacturing process.
일반적으로 반도체 칩은 반도체 소자 공정에 의해 다수의 집적회로가 형성된 웨이퍼(wafer)를 단일의 반도체 칩으로 분리한 다음, 패키지 공정에 의해 하나의 반도체 칩으로 완성한다.In general, a semiconductor chip separates a wafer in which a plurality of integrated circuits are formed by a semiconductor device process into a single semiconductor chip, and then completes one semiconductor chip by a package process.
이와 같은 반도체 칩을 제조하는 공정에서 웨이퍼에서 반도체 칩을 분리하기전, 반도체 소자 공정에 의해 형성된 집적회로내의 각 반도체 소자의 전기적 특성을 측정하여 정확한 동작이 되는지를 테스트한다.In the semiconductor chip manufacturing process, before the semiconductor chip is separated from the wafer, the electrical characteristics of each semiconductor device in the integrated circuit formed by the semiconductor device process are measured to test whether the operation is accurate.
이러한 반도체 소자의 전기적 특성의 테스트를 위하여 종래에는 집적회로 형성과 동시에 웨이퍼 상에서 각 반도체 칩을 분리하기 스크라이브 라인(scribe line)에 테스트 패턴을 형성한 다음, 테스트 패턴의 메탈 패드(metal pad)를 통해 전기적 신호를 인가하여 출력되는 신호를 분석하여 반도체 소자의 전기적 특성을 테스트하였다.In order to test the electrical characteristics of the semiconductor device, a test pattern is formed on a scribe line to separate each semiconductor chip on a wafer at the same time as the integrated circuit is formed, and then through a metal pad of the test pattern. The electrical characteristics of the semiconductor device were tested by analyzing an output signal by applying an electrical signal.
그러나, 이러한 종래의 반도체 칩 테스트 패턴은 웨이퍼의 스크라이버 라인에 위치하며, 테스트 패턴의 수도 웨이퍼 내의 반도체 칩의 수 보다 적으므로, 반도체 소자 제조 공정에서 생긴 문제를 전기적 특성 측정으로 검출할 수 있는 기회가 줄어든다. 그리고, 테스트 패턴의 위치가 웨이퍼의 스크라이버 라인에 위치해서 화학 기계적 연마 공정(CMP ; chemical mechanical polishing) 등에서 반도체 칩과의 로딩 효과(loading effect)가 있으므로, 반도체 칩에서의 소자 특성과 다를 수 있다.However, since such a conventional semiconductor chip test pattern is located on the scriber line of the wafer and the number of test patterns is smaller than the number of semiconductor chips in the wafer, there is an opportunity to detect a problem in the semiconductor device manufacturing process by measuring electrical characteristics. Decreases. In addition, since the test pattern is positioned on the scriber line of the wafer, there is a loading effect with the semiconductor chip in a chemical mechanical polishing (CMP) process, and so may be different from the device characteristics of the semiconductor chip. .
또한, 스크라이버 라인에 테스트 패턴이 위치할 경우, 웨이퍼가 그 면적을 부담해야 되는 등의 제약이 있다.In addition, when the test pattern is located on the scriber line, there is a limitation that the wafer must bear the area.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 테스트 패턴에 의한 반도체 소자의 전기적 특성 측정의 신뢰도를 향상시키며, 웨이퍼의 스크라이버 라인의 면적을 감소시킬 뿐만 아니라 반도체 소자 제조 공정에서의 불량 분석이 용이하도록 하는 반도체 칩의 테스트 패턴을 제공하는 데 있다.The present invention has been made to solve the above problems, the object of which is to improve the reliability of measuring the electrical characteristics of the semiconductor device by the test pattern, and to reduce the area of the scriber line of the wafer, as well as in the semiconductor device manufacturing process To provide a test pattern of a semiconductor chip to facilitate the defect analysis of.
도 1은 본 발명에 따른 반도체 칩의 테스트 패턴을 도시한 반도체 칩의 평면도이고,1 is a plan view of a semiconductor chip showing a test pattern of a semiconductor chip according to the present invention,
도 2는 본 발명에 따른 반도체 칩의 테스트 패턴을 접속하기 위한 레이저 링킹 영역을 도시한 평면도이다.2 is a plan view showing a laser linking region for connecting a test pattern of a semiconductor chip according to the present invention.
상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 소자의 전기적 특성 측정 및 반도체 소자 제조 공정의 불량 분석을 위한 테스트 패턴을 웨이퍼의 스크라이버 라인이 아닌 반도체 칩 내부에 형성하는 것을 특징으로 한다.In order to achieve the above object, the present invention is characterized in that the test pattern for measuring the electrical characteristics of the semiconductor device and the failure analysis of the semiconductor device manufacturing process is formed inside the semiconductor chip rather than the scriber line of the wafer.
상기에서 테스트 패턴의 메탈 패드를 반도체 칩의 본딩 패드(bonding pad)와 공유하도록 배선을 형성하며, 이때, 배선은 사용자의 선택에 따라 레이저 링킹 방법(laser linking method)에 의해 연결 및 단절이 가능하도록 형성한 것을 특징으로 한다.The wiring is formed to share the metal pad of the test pattern with the bonding pad of the semiconductor chip, wherein the wiring is connected and disconnected by a laser linking method according to a user's selection. Characterized in that formed.
상기에서 테스트 패턴에 의한 반도체 소자의 전기적 특성 및 반도체 소자 제조 공정의 불량을 분석하기 위하여 사용자가 레이저 링킹을 통해 배선을 연결한 후, 테스트 패턴의 메탈 패드인 반도체 칩의 본딩 패드를 통해 전기적 신호를 인가하고, 출력되는 전기적 신호를 분석하는 것을 특징으로 한다.In order to analyze the electrical characteristics of the semiconductor device due to the test pattern and the defect of the semiconductor device manufacturing process, the user connects the wiring through laser linking, and then an electrical signal is transmitted through the bonding pad of the semiconductor chip, which is a metal pad of the test pattern. It is characterized in that for applying and analyzing the output electrical signal.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명에 따른 반도체 칩의 테스트 패턴을 도시한 반도체 칩의 평면도로, 반도체 칩(10) 영역에 테스트 패턴(20)이 형성되어 있으며, 테스트 패턴(20)의 메탈 패드를 반도체 칩(10)의 본딩 패드(11)와 공유하도록 배선(21)이 형성되어 있다.1 is a plan view of a semiconductor chip illustrating a test pattern of a semiconductor chip according to the present invention, in which a test pattern 20 is formed in a region of a semiconductor chip 10, and a metal pad of the test pattern 20 is formed of a semiconductor chip ( The wiring 21 is formed so as to share with the bonding pad 11 of 10.
이와 같은 반도체 칩의 테스트 패턴을 형성하기 위하여, 각각의 반도체 칩을 제조하기 위한 반도체 제조 공정과 동시에 반도체 칩(10) 영역 내부에 반도체 소자의 전기적 특성 측정 및 반도체 소자 제조 공정의 불량을 분석하기 위한 테스트 패턴(20)을 형성한다.In order to form such a test pattern of the semiconductor chip, at the same time as the semiconductor manufacturing process for manufacturing each semiconductor chip, to measure the electrical characteristics of the semiconductor device inside the semiconductor chip 10 region and to analyze the defects in the semiconductor device manufacturing process The test pattern 20 is formed.
그리고, 테스트 패턴(20)의 전기적 특성 측정을 위한 전기적 신호를 공급하는 메탈 패드를 반도체 칩의 본딩 패드(11)와 공유하도록 배선(21)을 형성한다.The wiring 21 is formed to share a metal pad for supplying an electrical signal for measuring electrical characteristics of the test pattern 20 with the bonding pad 11 of the semiconductor chip.
이때, 배선(21)은 도 2에서와 같이, 레이저 링킹 방법에 의해 연결 또는 단절이 가능하도록 레이저 링킹 영역(22)을 형성하여, 사용자가 선택에 따라 레이저 링킹 영역(22)의 레이저 링킹을 통해 배선(21)을 연결함으로써 테스트 패턴(20)의 메탈 패드를 반도체 칩(10)의 본딩 패드(11)와 공유하도록 하여 테스트 패턴(20)을 사용할 수 있도록 한다.In this case, as shown in FIG. 2, the wiring 21 forms a laser linking region 22 to be connected or disconnected by a laser linking method, and a user selects through the laser linking of the laser linking region 22. By connecting the wires 21, the metal pads of the test pattern 20 are shared with the bonding pads 11 of the semiconductor chip 10 so that the test pattern 20 can be used.
이와 같은 형태로 형성된 반도체 칩(10)의 테스트 패턴(20)을 이용하여 반도체 소자 공정에 의해 제조된 반도체 칩의 각 소자의 전기적 특성 측정 및 반도체 소자 제조 공정의 불량 분석을 위하여 사용자는 각 반도체 칩(10)을 선택하여 레이저 링킹을 통해 배선(21)의 레이저 링킹 영역(22)을 연결한 뒤, 반도체 칩(10)의 본딩 패드(11)를 테스트 패턴(20)의 메탈 패드로 하여 전기적 신호를 인가하고, 출력되는 전기적 신호를 통해 반도체 소자의 전기적 특성을 분석하므로, 웨이퍼 상의 모든 반도체 칩에서의 소자 특성을 측정할 수 있으며, 종래 스크라이버 영역에 테스트 패턴을 형성하는 것에 비해 로딩 효과가 최소화되므로 테스트 패턴의 신뢰성을 향상된다.In order to measure the electrical characteristics of each device of the semiconductor chip manufactured by the semiconductor device process using the test pattern 20 of the semiconductor chip 10 formed as described above, and to analyze the defects of the semiconductor device manufacturing process, the user may select each semiconductor chip. (10) is selected and the laser linking area 22 of the wiring 21 is connected through laser linking, and then the bonding pad 11 of the semiconductor chip 10 is used as the metal pad of the test pattern 20. And the electrical characteristics of the semiconductor device are analyzed through the output electrical signal, so that the device characteristics of all semiconductor chips on the wafer can be measured, and the loading effect is minimized as compared to the formation of test patterns in the scriber area. This improves the reliability of the test pattern.
그리고, 이와 같은 방법에 의해 테스트 패턴은 실제 반도체 칩에서 불량 소자가 발생하였을 경우, 레이저 링킹을 통해 불량 소자를 대신하여 반도체 칩 동작에 필요한 리페어(repair) 소자로 이용할 수도 있다.In addition, when a defective device is actually generated in the semiconductor chip by the above method, the test pattern may be used as a repair device for operating the semiconductor chip instead of the defective device through laser linking.
이와 같이 본 발명은 각 반도체 칩마다 칩 내부에 테스트 패턴을 형성하므로 테스트 패턴에 의한 반도체 소자의 전기적 특성 측정의 신뢰도를 향상시킬 수 있으며, 웨이퍼의 스크라이버 라인의 면적을 감소시킬 뿐만 아니라 반도체 소자 제조 공정에서의 불량 분석이 용이하도록 한다.As described above, since the present invention forms a test pattern in each chip, the reliability of measuring electrical characteristics of the semiconductor device by the test pattern can be improved, and not only the area of the scriber line of the wafer is reduced but also the semiconductor device is manufactured. Facilitate fault analysis in the process.
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| KR1019990002259A KR20000051684A (en) | 1999-01-25 | 1999-01-25 | Test pattern of semiconductor chip |
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| KR1019990002259A KR20000051684A (en) | 1999-01-25 | 1999-01-25 | Test pattern of semiconductor chip |
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| KR20000051684A true KR20000051684A (en) | 2000-08-16 |
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| KR1019990002259A KR20000051684A (en) | 1999-01-25 | 1999-01-25 | Test pattern of semiconductor chip |
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| KR (1) | KR20000051684A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7307441B2 (en) | 2002-05-15 | 2007-12-11 | Samsung Electronics Co., Ltd. | Integrated circuit chips and wafers including on-chip test element group circuits, and methods of fabricating and testing same |
| US9576613B2 (en) | 2014-03-07 | 2017-02-21 | Samsung Electronics Co., Ltd. | Semiconductor device |
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1999
- 1999-01-25 KR KR1019990002259A patent/KR20000051684A/en not_active Application Discontinuation
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