KR20000046751A - 정전방전회로를 포함하는 반도체장치 및 그의 제조방법 - Google Patents

정전방전회로를 포함하는 반도체장치 및 그의 제조방법 Download PDF

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Abstract

본 발명은 매립절연층과 단결정실리콘의 반도체층을 갖는 SOI(Silicon On Insulator) 기판 구조 상에 형성된 반도체 내부회로를 보호하는 정전방전회로를 포함하는 반도체장치에 있어서, 제 1 전압단에 연결된 제 1 도전형의 반도체기판과, 상기 반도체기판 상에 상기 매립절연층이 패터닝되어 형성된 게이트절연막과, 상기 게이트절연막 상에 상기 반도체층이 패터닝되어 형성되며 상기 제 1 전압단과 연결된 더미게이트와, 상기 반도체기판의 상기 더미게이트 양측에 형성되며 상기 제 1 전압단과 제 2 전압단에 각각 연결된 제 2 도전형의 소오스 및 드레인영역으로 이루어진다. 따라서, 내부회로부와 ESD 회로부가 SOI 기판 구조 상에 형성되어 단차가 단지 내부회로부의 게이트의 두께 정도로 감소되므로 소자의 평탄도가 증가되고, ESD 회로부에 더미게이트를 형성한 후 제 1 및 제 2 게이트를 단차가 없는 내부회로부 내에 형성하므로 패터닝이 용이하고 길이를 정확하게 한정할 수 있으며, 또한, 내부회로부에 제 1 및 제 2 게이트를 형성한 후 ESD 회로부의 상부 반도체층 및 매립절연층을 패터닝하므로 제 1 및 제 2 게이트를 패터닝할 때 ESD 회로부에 다결정실리콘 및 산화물 등이 잔류되는 것을 방지할 수 있다.

Description

정전방전회로를 포함하는 반도체장치 및 그의 제조방법
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로서, 특히, 외부로부터 인가되는 정전하(electrostatic charage)를 방전시켜 반도체 내부 회로의 손상을 방지하는 정전 방전(electrostatic discharage : 이하, ESD라 칭함) 회로를 포함하는 반도체장치 및 그의 제조방법에 관한 것이다.
일반적으로, 반도체장치는 동작시 입력 패드, 출력 패드 또는 입출력 패드(I/O pad)를 통해 순간적으로 과도한 정전하가 인가되면 내부 회로에 과도한 전류가 흐르게 된다. 이러한 과도한 전류는 열을 발생하는 데, 이 열은 소자의 내부 회로를 파괴하여 사용할 수 없게 한다. 그러므로, 과도한 정전하가 인가될 때 과도한 전류가 내부 회로로 흐르는 것을 방지하고 방전하여 소자의 내부 회로를 보호하기 위한 ESD 회로가 필요하다.
한편, SOI(Silicon On Insulator) 모스는 개별 소자들을 절연기판 상의 박막 실리콘층 상에 형성되는 것으로 래치-업(latch-up)이 제거되고 접합 캐패시턴스 등에 의한 기생 캐패시턴스가 감소된다. 기생 캐패시턴스가 감소된 SOI 소자는 통상적인 벌크(bulk) 상태의 실리콘기판에 동일한 크기로 형성된 소자에 비해 동작 속도가 매우 증가된다. 그러므로, SOI 기판 상에 소자를 형성하는 기술이 많이 개발되고 있다.
그러나, SOI 회로 보호용 정전방전회로를 포함하는 반도체장치를 SOI 기판 상에 형성하면 내부 회로의 구동 소자는 동작 속도가 증가되는 등의 소자 특성이 향상되지만 ESD 회로는 박막 실리콘층 하부의 매립절연층이 열전도 특성이 매우 나쁘므로 ESD 특성이 저하된다.
그러므로, 내부 회로는 SOI 기판 상에 형성되고 ESD 회로는 벌크 상태의 실리콘기판 상에 형성되어 내부 회로의 동작 속도를 증가시키면서 ESD 특성이 저하되는 것을 방지할 수 있는 기술이 Mansun Chan 등에 의해 "Comparison of ESD Protection Capability of SOI and BULK CMOS Output Buffers"라는 제목으로 94년도 IEEE/IRPS 학회지 292∼298 쪽에 개시되어 있다.
도 1은 종래 기술에 따른 SOI 회로 보호용 정전방전회로를 포함하는 반도체장치의 단면도이다.
종래 기술에 따른 ESD 회로를 포함하는 반도체장치는 내부회로부(I1)와 ESD 회로부(E1)를 포함하는 P형의 반도체기판(100)이 있다. 반도체기판(100)의 내부회로부(I1) 상에 매립절연층(101)이 형성되며, 이 매립절연층(101) 상에 N형 및 P형의 단결정층으로 이루어진 제 1 및 제 2 반도체층(107)(109)이 형성된다. 상기에서 내부회로부(I1)은 반도체기판(100), 매립절연층(101)과 제 1 및 제 2 반도체층(107)(109)으로 이루어진 SOI 기판 구조를 이루며 ESD 회로부(E1)는 반도체기판(100) 만으로 이루어진 벌크 기판 구조를 이룬다.
내부회로부(I1)의 제 1 및 제 2 반도체층(107)(109) 사이에 소자를 분리하기 위한 제 1 소자분리영역(105)이 매립절연층(101)과 접촉되게 형성된다. 제 1 및 제 2 반도체층(107)(109) 상에 게이트절연층(111)을 개재시킨 제 1 및 제 2 게이트(113)(115)가 형성된다. 그리고, 제 1 반도체층(107) 내의 제 1 게이트(113) 양측에 P형의 불순물이 고농도로 도핑된 제 1 소오스 및 제 1 드레인영역(121)(123)이 형성되며, 제 2 반도체층(109) 내의 제 2 게이트(115) 양측에 N형의 불순물이 고농도로 도핑된 제 2 소오스 및 제 2 드레인영역(129)(131)이 형성된다.
상기에서 제 1 게이트(113)과 제 1 소오스 및 제 1 드레인영역(121)(123)은 P모스(PMOS) 트랜지스터(140)를 이루는 데, 제 1 반도체층(107)의 제 1 게이트(113) 하부는 PMOS 트랜지스터(140)의 채널영역이 된다. 그리고, 제 2 게이트(115)과 제 2 소오스 및 제 2 드레인영역(129)(131)은 N모스(NMOS) 트랜지스터(142)를 이루는 데, 제 2 반도체층(109)의 제 2 게이트(115) 하부는 NMOS 트랜지스터(142)의 채널영역이 된다. 상기에서 PMOS 트랜지스터(140)와 NMOS 트랜지스터(142)는 C모스트랜지스터(CMOS)를 이루는 데, CMOS는 SOI 기판 구조 상에 형성된다.
ESD 회로부(E1)의 반도체기판(100) 상에 게이트절연층(111)을 개재시킨 제 3 게이트(117)가 형성되며, 이 반도체기판(100) 내의 제 3 게이트(117) 양측에 N형의 불순물이 고농도로 도핑된 제 3 소오스 및 제 3 드레인영역(133)(135)이 형성된다. 상기에서 제 3 소오스 및 제 3 드레인영역(133)(135)은 제 3 게이트(117)와 함께 NMOS 트랜지스터(144)를 구성하는 것으로, 이 제 3 소오스 및 제 3 드레인영역(133)(135) 사이의 반도체기판(100)은 NMOS 트랜지스터(144)의 채널영역이 된다. 상기에서 ESD 회로부(E1)에 형성된 NMOS 트랜지스터(144)는 ESD 보호회로로 입출력패드(I/O pad : 137)를 통해 순간적으로 과도한 정전하가 입력되면 과도한 전류가 내부회로부(I1)로 입력되지 않도록하므로써 내부회로부(I1)에 형성된 소자들이 파괴되는 것을 방지한다.
또한, 반도체기판(100)에 P형의 불순물이 고농도로 도핑된 기판접촉영역(125)이 형성되는 데, 이 기판접촉영역(125)과 제 3 소오스영역(133) 사이에 제 2 소자분리영역(106)이 형성된다.
상술한 구조의 반도체장치는 내부회로부(I1)에 형성되는 CMOS 트랜지스터는 제 1 및 제 2 게이트(113)(115)에 입력단(Vin)이 연결되고, 제 1 및 제 2 드레인영역(123)(131)에 출력단(Vout)가 연결되며, 제 1 소오스(121) 및 제 2 소오스(129)는 각각 전원전압단(Vdd) 및 접지단(Vss)에 연결된다. 즉, 내부회로부(I1)에 형성되는 CMOS 트랜지스터는 통상적인 CMOS 인버터 구조 및 동작을 한다.
그리고, ESD 회로부(E1)는 NMOS 트랜지스터(144)의 제 3 게이트(117) 및 제 3 소오스영역(133)과 기판접촉영역(125)은 접지단(Vss)에 연결되고 제 3 드레인영역(237)은 입출력패드(137)와 연결된다.
상기에서 ESD 회로부(E1)는 입출력패드(137)에 접지단(Vss)에 인가되는 전압에 비해 높은 전압, 즉, 양의 펄스(positive pulse)의 과전압이 인가되면 제 3 드레인영역(135), 반도체기판(100) 및 제 3 소오스영역(133)으로 이루어진 NPN 기생 바이폴라 동작을 한다. 그러므로, 전류는 제 3 드레인영역(135)에서 제 3 소오스영역(133)으로 흘러 방전된다.
그러나, 접지단(Vss)에 인가되는 전압에 비해 낮은 전압, 즉, 음의 펄스(negative pulse)의 과전압이 입출력패드(137)에 인가되면 기판접촉영역(125)과 제 3 드레인영역(135)은 순방향 다이오드로 동작하여 전류는 기판접촉영역(125)을 통해 방전된다.
도 2 내지 도 5는 종래 기술에 따른 SOI 회로 보호용 정전방전회로를 포함하는 반도체장치의 제조공정도이다.
도 2를 참조하면, 내부회로부(I1)와 ESD 회로부(E1)를 포함하고 매립절연층(101)에 의해 P형의 상부 반도체층(103)과 전기적으로 이격된, 즉, SOI 구조를 갖는 P형의 반도체기판(100)이 있다. 내부회로부(I1)를 제외한 ESD 회로부(E1)의 상부 반도체층(103) 및 매립절연층(101)을 포토리쏘그래피 방법으로 패터닝하여 반도체기판(100)을 노출시킨다. 즉, ESD 회로부(E1)를 통상적인 벌크 상태로 만든다.
도 3을 참조하면, 내부회로부(I1)의 상부 반도체층(103)에 제 1 소자분리영역(105)을 매립절연층(101)과 접촉되게 형성한다. 이 때, ESD 회로부(E1)의 반도체기판(100)에 제 2 소자분리영역(106)도 형성된다. 상기에서 제 1 및 제 2 소자분리영역(105)(106)을 STI(Shallow Trench Ioslation) 방법 또는 LOCOS(Local Oxidation of Silicon) 방법으로 형성한다.
상부 반도체층(103)에 N형의 불순물을 이온 주입하여 제 1 반도체층(107)을 형성한다. 이 때, 상부 반도체층(103)의 불순물이 주입되지 않은 부분은 P형의 제 2 반도체층(109)이 된다. 상기에서 제 1 및 제 2 반도체층(107)(109)은 매립절연층(101)과 제 1 소자분리영역(105)에 의해 섬(island) 형상으로 형성되어 전기적으로 절연을 이룬다.
제 1 및 제 2 반도체층(107)(109)과 반도체기판(100) 상에 게이트절연막(111)을 형성한다. 제 1 및 제 2 소자분리영역(105)(106)과 게이트절연막(111) 상에 다결정실리콘을 증착한다. 그리고, 다결정실리콘을 제 1 및 제 2 반도체층(107)(109)과 반도체기판(100)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 제 1, 제 2 및 제 3 게이트(113)(115)(117)을 형성한다.
도 4를 참조하면, 상술한 구조에 제 1 감광막(119)을 도포한 후 제 1 반도체층(107)이 노출되도록 패터닝한다. 이 때, ESD 회로부(E1)의 반도체기판(100)의 제 3 게이트(117)가 형성되지 않은 부분도 노출되도록 한다.
제 1 감광막(119) 및 제 1 게이트(113)를 마스크로하여 P형의 불순물을 높은 도우즈로 이온 주입하여 제 1 반도체층(107)에 제 1 게이트(113)와 함께 PMOS를 구성하는 제 1 소오스 및 제 1 드레인영역(121)(123)을 형성한다. 이 때, 반도체기판(100)의 ESD 회로부(E1)의 노출된 부분에도 P형의 불순물이 높은 도우즈로 이온 주입되어 기판접촉영역(125)이 형성된다.
도 5를 참조하면, 제 1 감광막(119)을 제거한다. 그리고, 상술한 구조의 전 표면에 제 2 감광막(127)을 도포한 후 제 2 반도체층(109)가 노출되도록 패터닝한다. 이 때, ESD 회로부(E1)의 반도체기판(100)의 제 3 게이트(117)가 형성된 부분도 노출되도록 한다.
제 2 감광막(127) 및 제 2 게이트(115)를 마스크로하여 N형의 불순물을 높은 도우즈로 이온 주입하여 제 2 반도체층(109)에 제 2 게이트(115)와 함께 NMOS를 구성하는 제 2 소오스 및 제 2 드레인영역(129)(131)을 형성한다. 이 때, 반도체기판(100)의 ESD 회로부(E1)의 노출된 제 3 게이트(117) 양측에도 N형의 불순물이 높은 도우즈로 이온 주입되어 제 3 소오스 및 제 3 드레인영역(133)(135)을 형성한다. 상기에서 제 3 소오스 및 제 3 드레인영역(133)(135)은 제 3 게이트(117)와 함께 ESD 회로를 이루는 NMOS를 구성한다.
이 후에, 도시되지 않았지만 제 2 감광막(127)을 제거한다.
상술한 바와 같이 종래 기술에 따른 SOI 회로 보호용 정전방전회로를 포함하는 반도체장치는 내부 회로부가 SOI 기판 구조 상에 형성되므로 동작 속도가 증가되는 등의 소자 특성이 향상되며, 또한, ESD 회로부가 열전도 특성을 저하시키는 매립절연층이 없는 벌크 상태의 반도체기판에 형성되므로 ESD 특성이 저하되는 것을 방지할 수 있다.
그러나, 상술한 종래 기술에 따른 SOI 회로 보호용 정전방전회로를 포함하는 반도체장치는 SOI 기판 구조 상에 형성되는 내부 회로부와 매립절연층이 없는 벌크 상태의 반도체기판에 형성되는 ESD 회로부 사이에 매립절연층 및 상부 반도체층 두께 만큼의 단차가 발생되므로 소자의 평탄도가 저하되는 문제점이 있었다. 또한, SOI 기판 구조와 벌크 상태의 반도체기판의 단차가 있으므로 제 1 및 제 2 게이트와 제 3 게이트를 정확하게 패터닝하기 어려운 문제점이 있는 데, 이러한 문제점은 제 1, 제 2 및 제 3 게이트의 길이가 감소될수록 심각해진다. 그리고, 제 1 및 제 2 게이트와 제 3 게이트를 패터닝할 때 내부회로부와 ESD 회로부 사이의 단차가 발생되는 부분에 다결정실리콘 등의 잔유물이 생성되는 문제점이 있었다.
따라서, 본 발명의 목적은 내부회로부와 ESD 회로부 사이에 단차가 발생되는 것을 방지하여 소자의 평탄도를 향상시킬 수 있는 SOI 회로 보호용 정전방전회로를 제공함에 있다.
본 발명의 다른 목적은 내부회로부와 ESD 회로부에 각각의 게이트를 용이하게 패터닝하고 길이를 정확하게 한정할 수 있는 SOI 회로 보호용 정전방전회로의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 ESD 회로부에 게이트를 형성하기 위한 다결정실리콘 등의 잔유물이 생성되는 것을 방지할 수 있는 SOI 회로 보호용 정전방전회로의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 SOI 회로 보호용 정전방전회로는 매립절연층과 단결정실리콘의 반도체층을 갖는 SOI(Silicon On Insulator) 기판 구조 상에 형성된 반도체 내부회로를 보호하는 정전방전회로를 포함하는 반도체장치에 있어서, 제 1 전압단에 연결된 제 1 도전형의 반도체기판과, 상기 반도체기판 상에 상기 매립절연층이 패터닝되어 형성된 게이트절연막과, 상기 게이트절연막 상에 상기 반도체층이 패터닝되어 형성되며 상기 제 1 전압단과 연결된 더미게이트와, 상기 반도체기판의 상기 더미게이트 양측에 형성되며 상기 제 1 전압단과 제 2 전압단에 각각 연결된 제 2 도전형의 소오스 및 드레인영역으로 이루어진다.
상기 목적을 달성하기 위한 본 발명에 따른 SOI 회로 보호용 정전방전회로는 내부회로부와 정전방전부를 갖는 제 1 도전형의 반도체기판과, 상기 반도체기판 상의 상기 내부회로부에 형성된 매립절연층과, 상기 매립절연층 상에 단결정실리콘으로 형성된 제 2 및 제 1 도전형의 제 1 및 제 2 반도체층과, 상기 제 1 및 제 2 반도체층 상에 게이트절연막을 개재시켜 형성된 제 1 및 제 2 게이트와, 상기 제 1 반도체층의 상기 제 1 게이트 양측에 형성된 제 1 도전형의 제 1 소오스 및 제 1 드레인영역과, 상기 제 2 반도체층의 상기 제 2 게이트 양측에 형성된 제 2 도전형의 제 2 소오스 및 제 2 드레인영역을 포함하는 내부회로; 상기 반도체기판 상의 상기 정전방전부에 상기 매립절연층으로 형성된 게이트절연층과, 상기 게이트절연층 상에 상기 단결정실리콘으로 형성된 더미게이트와, 상기 반도체기판의 상기 더미게이트 양측에 형성된 제 2 도전형의 제 3 소오스 및 제 3 드레인영역과, 상기 반도체기판의 소정 부분에 형성된 제 1 도전형의 기판접촉영역을 포함하는 정전방전회로로 이루어진다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 SOI 회로 보호용 정전방전회로의 제조방법은 매립절연층과 단결정실리콘의 반도체층을 갖는 SOI(Silicon On Insulator) 기판 구조 상에 형성하는 반도체 내부회로를 보호하는 정전방전회로를 포함하는 반도체장치의 제조방법은 상기 매립절연층과 반도체층을 제 1 도전형의 반도체기판이 노출되도록 패터닝하여 게이트절연막과 더미게이트를 형성하면서 분리절연층과 분리스페이스영역을 동시에 형성하는 단계와, 상기 더미게이트를 마스크로 사용하여 상기 반도체기판의 노출된 부분에 제 2 도전형의 불순물을 이온 주입하여 소오스 및 드레인영역을 형성하는 단계와, 상기 반도체기판의 분리절연층과 분리스페이스영역의 일측에 기판접촉영역을 형성하는 단계를 구비한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 SOI 회로 보호용 정전방전회로의 제조방법은 내부회로부와 정전방전부를 갖는 제 1 도전형의 반도체기판 및 매립절연층과 단결정실리콘으로 이루어진 상부 반도체층을 갖는 SOI(Silicon On Insulator) 기판를 준비하는 단계와, 상기 정전방전부의 매립절연층 및 단결정실리콘을 반도체기판이 노출되도록 패터닝하여 상기 정전방전부의 소정 부분에 게이트절연막 및 더미게이트를 형성하면서 분리절연층과 분리스페이스영역을 동시에 형성하는 단계와, 상기 내부회로부의 상부 반도체층에 소자분리영역을 상기 매립절연층과 접촉되게 형성하는 단계와, 상기 내부회로부의 상부 반도체층의 소정 부분에 제 2 도전형의 불순물을 이온 주입하여 제 1 반도체층을 형성하면서 잔여 부분을 제 2 반도체층으로 한정하는 단계와, 상기 제 1 및 제 2 반도체층 상에 게이트절연막을 개재시켜 제 1 및 제 2 게이트를 형성하는 단계와, 상기 제 1 반도체층에 제 1 도전형의 제 1 소오스 및 제 1 드레인영역을 형성하면서 상기 반도체기판의 상기 게이트절연막 및 더미게이트 일측에 기판접촉영역을 형성하는 단계와, 상기 제 2 반도체층에 제 2 도전형의 제 2 소오스 및 제 2 드레인영역을 형성하면서 상기 반도체기판의 상기 정전방전부의 노출된 부분에 제 2 도전형의 제 3 소오스 및 제 3 드레인영역을 형성하는 단계를 구비하는 정전방전회로를 포함한다.
상기 또 다른 목적을 달성하기 위한 본 발명에 따른 SOI 회로 보호용 정전방전회로의 제조방법은 내부회로부와 정전방전부를 갖는 제 1 도전형의 반도체기판 및 매립절연층과 단결정실리콘으로 이루어진 상부 반도체층을 갖는 SOI(Silicon On Insulator) 기판를 준비하는 단계와, 상기 내부회로부의 상부 반도체층에 소자분리영역을 상기 매립절연층과 접촉되게 형성하는 단계와, 상기 내부회로부의 상부 반도체층의 소정 부분에 제 2 도전형의 불순물을 이온 주입하여 제 1 반도체층을 형성하면서 상기 내부회로부의 상부 반도체층의 잔여 부분을 제 2 반도체층으로 한정하는 단계와, 상기 제 1 및 제 2 반도체층 상에 게이트절연막을 개재시켜 제 1 및 제 2 게이트를 형성하는 단계와, 상기 정전방전부의 상기 매립절연층 및 단결정실리콘을 상기 반도체기판이 노출되도록 패터닝하여 상기 정전방전부의 소정 부분에 게이트절연막 및 더미게이트를 형성하면서 분리절연층과 분리스페이스영역을 동시에 형성하는 단계와, 상기 제 1 반도체층에 제 1 도전형의 제 1 소오스 및 제 1 드레인영역을 형성하면서 상기 반도체기판의 상기 게이트절연막 및 더미게이트 일측에 기판접촉영역을 형는 단계와, 상기 제 2 반도체층에 제 2 도전형의 제 2 소오스 및 제 2 드레인영역을 형성하면서 상기 반도체기판의 상기 정전방전부의 노출된 부분에 제 2 도전형의 제 3 소오스 및 제 3 드레인영역을 형성하는 단계를 더 구비하는 정전방전회로를 포함한다.
도 1은 종래 기술에 따른 SOI 회로 보호용 정전방전회로를 포함하는 반도체장치의 단면도
도 2 내지 도 5는 종래 기술에 따른 SOI 회로 보호용 정전방전회로를 포함하는 반도체장치의 제조공정도
도 6은 본 발명에 따른 SOI 회로 보호용 정전방전회로를 포함하는 반도체장치의 단면도
도 7 내지 도 10은 본 발명의 실시예에 따른 SOI 회로 보호용 정전방전회로를 포함하는 반도체장치의 제조공정도
도 11 내지 도 12는 본 발명의 다른 실시예에 따른 SOI 회로 보호용 정전방전회로를 포함하는 반도체장치의 제조공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 6은 본 발명에 따른 SOI 회로 보호용 정전방전회로를 포함하는 반도체장치의 단면도이다.
본 발명에 따른 ESD 회로를 포함하는 반도체장치는 내부회로부(I2)와 ESD 회로부(E2)를 포함하는 P형의 반도체기판(200) 상에 매립절연층(201)과 단결정실리콘층이 형성된 SOI 기판 구조 상에 형성된다. 상기에서 단결정실리콘층은 내부회로부(I2)의 N형 및 P형의 제 1 및 제 2 반도체층(211)(213)과, ESD 회로부(E2)의 더미게이트(205) 및 분리스페이스영역(207)을 포함한다.
내부회로부(I2)에서 제 1 및 제 2 반도체층(211)(213)은 매립절연층(201)에 의해 반도체기판(200)과 전기적으로 분리되며, 또한, 사이에 소자를 분리하는 소자분리영역(209)이 형성된다. 소자분리영역(209)은 STI 방법 또는 LOCOS 방법으로 매립절연층(201)과 접촉되게 형성되어 제 1 및 제 2 반도체층(211)(213)을 각각을 수평 방향으로 전기적으로 분리되도록 한다. 그러므로, 제 1 및 제 2 반도체층(211)(213) 각각은 전기적으로 완전히 분리된다.
제 1 및 제 2 반도체층(211)(213) 상에 게이트절연층(215)을 개재시킨 제 1 및 제 2 게이트(217)(219)가 형성된다. 그리고, 제 1 반도체층(211)의 제 1 게이트(215) 양측에 P형의 불순물이 고농도로 도핑된 제 1 소오스 및 제 1 드레인영역(223)(225)이 형성되며, 제 2 반도체층(213)의 제 2 게이트(219) 양측에 N형의 불순물이 고농도로 도핑된 제 2 소오스 및 제 2 드레인영역(231)(233)이 형성된다.
상기에서 제 1 게이트(217)과 제 1 소오스 및 제 1 드레인영역(223)(225)은 PMOS 트랜지스터(240)를 이루는 데, 제 1 반도체층(211)의 제 1 게이트(217) 하부는 PMOS 트랜지스터(240)의 채널영역이 된다. 그리고, 제 2 게이트(219)과 제 2 소오스 및 제 2 드레인영역(231)(233)은 NMOS 트랜지스터(242)를 이루는 데, 제 2 반도체층(213)의 제 2 게이트(219) 하부는 NMOS 트랜지스터(242)의 채널영역이 된다. 상기에서 PMOS 트랜지스터(240)와 NMOS 트랜지스터(242)는 CMOS를 이루어 내부 회로를 구성한다.
ESD 회로부(E2)에서 더미게이트(205) 및 분리스페이스영역(207)는 반도체기판(200) 상의 소정 부분에 매립절연층(201)을 개재시켜 형성된다. 상기에서 매립절연층(201)은 더미게이트(205)의 하부에 형성된 것이 게이트절연층으로 이용되며 분리스페이스영역(207)의 하부에 형성된 것은 분리절연층으로 이용된다.
반도체기판(200)에 더미게이트(205)과 분리스페이스영역(207)를 마스크로 사용하여 N형의 불순물이 고농도로 도핑된 제 3 소오스 및 제 3 드레인영역(235)(237)과 P형의 불순물이 고농도로 도핑된 기판접촉영역(227)이 형성된다. 상기에서 제 3 소오스 및 제 3 드레인영역(235)(237)은 더미게이트(205)와 함께 NMOS 트랜지스터(244)를 구성하는 것으로, 이 제 3 소오스 및 제 3 드레인영역(235)(237) 사이의 반도체기판(200)은 NMOS 트랜지스터(244)의 채널영역이 된다.
상술한 구조의 반도체장치는 내부회로부(I2)에 형성되는 CMOS 트랜지스터는 제 1 및 제 2 게이트(217)(219)에 입력단(Vin)이 연결되고, 제 1 및 제 2 드레인영역(225)(233)에 출력단(Vout)가 연결되며, 제 1 소오스(223) 및 제 2 소오스(231)는 각각 전원전압단(Vdd) 및 접지단(Vss)에 연결된다.
그리고, ESD 회로부(E2)는 NMOS 트랜지스터(244)의 더미게이트(205) 및 제 3 소오스영역(235)과 기판접촉영역(227)은 접지단(Vss)에 연결되고 제 3 드레인영역(237)은 입출력패드(239)와 연결된다.
상술한 반도체장치는 내부회로부(I2)의 CMOS 트랜지스터가 통상적인 CMOS 인버터 구조를 가지며 정상 전압이 인가되면 정상 동작하는 데, 매립절연층(201)에 의해 기생 캐패시턴스가 감소되므로 소자의 동작 속도가 향상된다.
그러나, 반도체장치에 입출력패드(239)를 통해 과전압이 인가되면 ESD 회로부(E2)는 제 3 드레인영역(237), 반도체기판(200) 및 제 3 소오스영역(235)으로 이루어진 NPN 기생 바이폴라 동작을 하거나, 또는, 기판접촉영역(227)과 제 3 드레인영역(237)이 순방향 다이오드로 동작하여 전류를 방전시켜 내부회로부(C2)로 흐르는 것을 차단한다. 즉, 입출력패드(239)에 접지단(Vss)에 인가되는 전압에 비해 높은 전압, 즉, 양의 펄스(positive pulse)의 과전압이 인가되면 제 3 드레인영역(237), 반도체기판(200) 및 제 3 소오스영역(235)으로 이루어진 NPN 기생 바이폴라가 발생되어 전류가 제 3 소오스영역(235)를 통해 방전된다.
또한, 입출력패드(239)에 접지단(Vss)에 인가되는 전압에 비해 낮은 전압, 즉, 음의 펄스(positive pulse)의 과전압이 인가되면 기판접촉영역(227)과 제 3 드레인영역(237)은 순방향 다이오드로 동작하여 전류는 기판접촉영역(125)을 통해 방전된다.
그러므로, ESD 회로부(E2)는 입출력패드(239)를 통해 순간적으로 과도한 정전하가 입력되면 과도한 전류를 방전시켜 내부회로부(I2)로 입력되지 않도록 하므로써 내부회로부(I2)에 형성된 소자들이 파괴되는 것을 방지한다. 이 때, ESD 회로부(E2)가 벌크 상태의 반도체기판(200) 상에 형성되므로 열전도 특성이 향상되어 ESD 특성을 향상시킨다.
그리고, 본 발명에 따른 SOI 회로 보호용 정전방전회로를 포함하는 반도체장치는 내부회로부(I2)와 ESD 회로부(E2)가 SOI 기판 구조 상에 형성되어 단차가 단지 제 1 및 제 2 게이트(217)(219)의 두께 정도로 감소되므로 소자의 평탄도가 증가된다.
도 7 내지 도 10은 본 발명의 실시예에 따른 SOI 회로 보호용 정전방전회로를 포함하는 반도체장치의 제조 공정도이다.
도 7를 참조하면, 내부회로부(I2)와 ESD 회로부(E2)를 포함하는 P형의 반도체기판(200) 상에 매립절연층(201)과 P형의 단결정실리콘층이 형성된 SOI 기판 구조가 있다. 상기 ESD 회로부(E2)의 소정 부분의 단결정실리콘층 및 매립절연층(201)을 포토리쏘그래피 방법으로 패터닝하여 반도체기판(200)을 노출시킨다.
상기에서 P형의 단결정실리콘층의 내부회로부(I2)에 잔류하는 부분은 상부 반도체층(203)이 되고, ESD 회로부(E2)에 잔류하는 부분은 더미게이트(205) 및 분리스페이스영역(207)이 된다. 그리고, 매립절연층(201)은 더미게이트(205)의 하부에 잔류하는 것이 게이트절연층이 되며 분리스페이스영역(207)의 하부에 잔류하는 것이 분리절연층이 된다.
도 8을 참조하면, 내부회로부(I2)의 상부 반도체층(203)에 소자분리영역(209)을 매립절연층(201)과 접촉되게 형성한다. 상기에서 소자분리영역(209)을 STI 방법 또는 LOCOS 방법으로 형성한다.
상부 반도체층(203)의 소정 부분에 N형의 불순물을 이온 주입하여 제 1 반도체층(211)을 형성한다. 이 때, 상부 반도체층(203)의 불순물이 주입되지 않은 부분은 제 2 반도체층(213)이 된다. 상기에서 제 1 및 제 2 반도체층(211)(213)은 매립절연층(201)과 소자분리영역(209)에 의해 섬(island) 형상으로 형성되어 전기적으로 절연을 이룬다.
제 1 및 제 2 반도체층(211)(213) 상에 게이트절연막(215)을 형성하고, 이 소자분리영역(209)과 게이트절연막(215) 상에 다결정실리콘을 증착한다. 그리고, 제 1 및 제 2 반도체층(211)(213)이 노출되도록 다결정실리콘 및 게이트절연막(215)을 포토리쏘그래피 방법으로 패터닝하여 제 1 및 제 2 게이트(217)(219)를 형성한다. 이 때, 제 1 및 제 2 반도체층(211)(213) 사이에 단차가 없으므로 제 1 및 제 2 게이트(217)(219)의 패터닝이 용이할 뿐만 아니라 길이를 정확하게 한정할 수 있다.
도 9를 참조하면, 상술한 구조에 제 1 감광막(221)을 도포한 후 제 1 반도체층(211)이 노출되도록 패터닝한다. 이 때, 반도체기판(200)의 ESD 회로부(E2)의 노출된 부분, 즉, 분리스페이스영역(207) 일측 부분도 노출되도록 한다.
제 1 감광막(221) 및 제 1 게이트(217)을 마스크로하여 P형의 불순물을 높은 도우즈로 이온 주입하여 제 1 반도체층(211)에 제 1 게이트(217)와 함께 PMOS를 구성하는 제 1 소오스 및 제 1 드레인영역(223)(225)을 형성한다. 이 때, 반도체기판(200)의 ESD 회로부(E2)의 노출된 부분에도 P형의 불순물이 높은 도우즈로 이온 주입되어 기판접촉영역(227)이 형성된다.
도 10를 참조하면, 제 1 감광막(221)을 제거한다. 그리고, 상술한 구조의 전 표면에 제 2 감광막(229)을 도포한 후 제 2 반도체층(213)가 노출되도록 패터닝한다. 이 때, ESD 회로부(E2)의 반도체기판(200)의 더미게이트(205)가 형성된 부분도 노출되도록 한다.
제 2 감광막(229) 및 제 2 게이트(219)를 마스크로하여 N형의 불순물을 높은 도우즈로 이온 주입하여 제 2 반도체층(213)에 제 2 게이트(219)와 함께 NMOS를 구성하는 제 2 소오스 및 제 2 드레인영역(231)(233)을 형성한다. 이 때, 반도체기판(200)의 ESD 회로부(E2)의 노출된 더미게이트(205) 양측에도 N형의 불순물이 높은 도우즈로 이온 주입되어 제 3 소오스 및 제 3 드레인영역(235)(237)을 형성한다. 상기에서 제 3 소오스 및 제 3 드레인영역(235)(237)은 더미게이트(205)와 함께 ESD 회로를 이루는 NMOS를 구성한다.
이 후에, 도시되지 않았지만 제 2 감광막(229)을 제거한다.
도 11 내지 도 13는 본 발명의 다른 실시예에 따른 SOI 회로 보호용 정전방전회로를 포함하는 반도체장치의 제조공정도이다.
도 11을 참조하면, 내부회로부(I2)와 ESD 회로부(E2)를 포함하는 P형의 반도체기판(200) 상에 매립절연층(201)과 P형의 상부 반도체층(203)이 형성된 SOI 기판 구조가 있다.
상부 반도체층(203)의 내부회로부(I2)의 소정 부분에 소자분리영역(209)을 매립절연층(201)과 접촉되게 형성한다. 상기에서 소자분리영역(209)을 STI 방법 또는 LOCOS 방법으로 형성한다.
도 12를 참조하면, 상부 반도체층(203)의 내부회로부(I2)의 소정 부분에 N형의 불순물을 이온 주입하여 제 1 반도체층(211)을 형성한다. 이 때, 상부 반도체층(203)의 내부회로부(I2)의 불순물이 주입되지 않은 부분은 제 2 반도체층(213)이 된다. 상기에서 제 1 및 제 2 반도체층(211)(213)은 매립절연층(201)과 소자분리영역(209)에 의해 섬(island) 형상으로 형성되어 전기적으로 절연을 이룬다.
제 1 및 제 2 반도체층(211)(213) 상에 게이트절연막(215)을 형성하고, 이 소자분리영역(209)과 게이트절연막(215) 상에 다결정실리콘을 증착한다. 그리고, 내부회로부(I2)의 제 1 및 제 2 반도체층(211)(213)과 ESD 회로부(E2)의 상부 반도체층(203)이 노출되도록 다결정실리콘 및 게이트절연막(215)을 포토리쏘그래피 방법으로 패터닝하여 제 1 및 제 2 게이트(217)(219)를 형성한다. 이 때, 내부회로부(I2)와 ESD 회로부(E2) 사이에 단차가 없으므로 제 1 및 제 2 게이트(217)(219)의 패터닝이 용이할 뿐만 아니라 길이를 정확하게 한정할 수 있다.
도 13를 참조하면, 상기 ESD 회로부(E2)의 소정 부분의 상부 반도체층(203) 및 매립절연층(201)을 포토리쏘그래피 방법으로 패터닝하여 반도체기판(200)을 노출시킨다.
상기에서 상부 반도체층(203)의 ESD 회로부(E2)에 잔류하는 부분은 더미게이트(205) 및 분리스페이스영역(207)이 된다. 그리고, 매립절연층(201)은 더미게이트(205)의 하부에 잔류하는 것이 게이트절연층이 되며 분리스페이스영역(207)의 하부에 잔류하는 것이 분리절연층이 된다.
상기에서 내부회로부(I2)의 제 1 및 제 2 반도체층(211)(213) 상에 게이트절연막(215)을 개재시켜 제 1 및 제 2 게이트(217)(219)을 형성한 후 ESD 회로부(E2)의 상부 반도체층(203) 및 매립절연층(201)을 반도체기판(200)이 노출되도록 패터닝하여 더미게이트(205) 및 분리스페이스영역(207)을 형성하므로써 반도체기판(200)의 ESD 회로부(E2)의 노출된 부분에 다결정실리콘 및 산화물이 잔류되는 것을 방지할 수 있다.
따라서, 본 발명은 내부회로부와 ESD 회로부가 SOI 기판 구조 상에 형성되어 단차가 단지 내부회로부의 게이트의 두께 정도로 감소되므로 소자의 평탄도가 증가되는 잇점이 있다. 또한, ESD 회로부에 더미게이트를 형성한 후 제 1 및 제 2 게이트를 단차가 없는 내부회로부 내에 형성하므로 패터닝이 용이하고 길이를 정확하게 한정할 수 있다. 그리고, 내부회로부에 제 1 및 제 2 게이트를 형성한 후 ESD 회로부의 상부 반도체층 및 매립절연층을 패터닝하므로 제 1 및 제 2 게이트를 패터닝할 때 ESD 회로부에 다결정실리콘 및 산화물 등이 잔류되는 것을 방지할 수 있는 잇점이 있다.

Claims (7)

  1. 매립절연층과 단결정실리콘의 반도체층을 갖는 SOI(Silicon On Insulator) 기판 구조 상에 형성된 반도체 내부회로를 보호하는 정전방전회로를 포함하는 반도체장치에 있어서,
    제 1 전압단에 연결된 제 1 도전형의 반도체기판과,
    상기 반도체기판 상에 상기 매립절연층이 패터닝되어 형성된 게이트절연막과,
    상기 게이트절연막 상에 상기 반도체층이 패터닝되어 형성되며 상기 제 1 전압단과 연결된 더미게이트와,
    상기 반도체기판의 상기 더미게이트 양측에 형성되며 상기 제 1 전압단과 제 2 전압단에 각각 연결된 제 2 도전형의 소오스 및 드레인영역으로 이루어진 정전방전회로를 포함하는 반도체장치.
  2. 청구항 1에 있어서 상기 반도체기판에 제 1 도전형의 불순물이 고농도로 도핑되어 형성되며 상기 제 1 전압단에 연결되는 기판접촉영역을 더 포함하는 정전방전회로를 포함하는 반도체장치.
  3. 청구항 2에 있어서 상기 제 1 전압단이 접지단이고, 제 2 전압단이 입출력 패드인 정전방전회로를 포함하는 반도체장치.
  4. 내부회로부와 정전방전부를 갖는 제 1 도전형의 반도체기판과,
    상기 반도체기판 상의 상기 내부회로부에 형성된 매립절연층과,
    상기 매립절연층 상에 단결정실리콘으로 형성된 제 2 및 제 1 도전형의 제 1 및 제 2 반도체층과,
    상기 제 1 및 제 2 반도체층 상에 게이트절연막을 개재시켜 형성된 제 1 및 제 2 게이트와,
    상기 제 1 반도체층의 상기 제 1 게이트 양측에 형성된 제 1 도전형의 제 1 소오스 및 제 1 드레인영역과,
    상기 제 2 반도체층의 상기 제 2 게이트 양측에 형성된 제 2 도전형의 제 2 소오스 및 제 2 드레인영역을 포함하는 내부회로;
    상기 반도체기판 상의 상기 정전방전부에 상기 매립절연층으로 형성된 게이트절연층과,
    상기 게이트절연층 상에 상기 단결정실리콘으로 형성된 더미게이트와,
    상기 반도체기판의 상기 더미게이트 양측에 형성된 제 2 도전형의 제 3 소오스 및 제 3 드레인영역과,
    상기 반도체기판의 소정 부분에 형성된 제 1 도전형의 기판접촉영역을 포함하는 정전방전회로;
    로 이루어진 정전방전회로를 포함하는 반도체장치.
  5. 매립절연층과 단결정실리콘의 반도체층을 갖는 SOI(Silicon On Insulator) 기판 구조 상에 형성하는 반도체 내부회로를 보호하는 정전방전회로를 포함하는 반도체장치의 제조방법에 있어서,
    상기 매립절연층과 반도체층을 제 1 도전형의 반도체기판이 노출되도록 패터닝하여 게이트절연막과 더미게이트를 형성하면서 분리절연층과 분리스페이스영역을 동시에 형성하는 단계와,
    상기 더미게이트를 마스크로 사용하여 상기 반도체기판의 노출된 부분에 제 2 도전형의 불순물을 이온 주입하여 소오스 및 드레인영역을 형성하는 단계와,
    상기 반도체기판의 분리절연층과 분리스페이스영역의 일측에 기판접촉영역을 형성하는 단계를 구비하는 정전방전회로를 포함하는 반도체장치의 제조방법.
  6. 내부회로부와 정전방전부를 갖는 제 1 도전형의 반도체기판 및 매립절연층과 단결정실리콘으로 이루어진 상부 반도체층을 갖는 SOI(Silicon On Insulator) 기판를 준비하는 단계와,
    상기 정전방전부의 매립절연층 및 단결정실리콘을 반도체기판이 노출되도록 패터닝하여 상기 정전방전부의 소정 부분에 게이트절연막 및 더미게이트를 형성하면서 분리절연층과 분리스페이스영역을 동시에 형성하는 단계와,
    상기 내부회로부의 상부 반도체층에 소자분리영역을 상기 매립절연층과 접촉되게 형성하는 단계와,
    상기 내부회로부의 상부 반도체층의 소정 부분에 제 2 도전형의 불순물을 이온 주입하여 제 1 반도체층을 형성하면서 잔여 부분을 제 2 반도체층으로 한정하는 단계와,
    상기 제 1 및 제 2 반도체층 상에 게이트절연막을 개재시켜 제 1 및 제 2 게이트를 형성하는 단계와,
    상기 제 1 반도체층에 제 1 도전형의 제 1 소오스 및 제 1 드레인영역을 형성하면서 상기 반도체기판의 상기 게이트절연막 및 더미게이트 일측에 기판접촉영역을 형성하는 단계와,
    상기 제 2 반도체층에 제 2 도전형의 제 2 소오스 및 제 2 드레인영역을 형성하면서 상기 반도체기판의 상기 정전방전부의 노출된 부분에 제 2 도전형의 제 3 소오스 및 제 3 드레인영역을 형성하는 단계를 구비하는 정전방전회로를 포함하는 반도체장치의 제조방법.
  7. 내부회로부와 정전방전부를 갖는 제 1 도전형의 반도체기판 및 매립절연층과 단결정실리콘으로 이루어진 상부 반도체층을 갖는 SOI(Silicon On Insulator) 기판를 준비하는 단계와,
    상기 내부회로부의 상부 반도체층에 소자분리영역을 상기 매립절연층과 접촉되게 형성하는 단계와,
    상기 내부회로부의 상부 반도체층의 소정 부분에 제 2 도전형의 불순물을 이온 주입하여 제 1 반도체층을 형성하면서 상기 내부회로부의 상부 반도체층의 잔여 부분을 제 2 반도체층으로 한정하는 단계와,
    상기 제 1 및 제 2 반도체층 상에 게이트절연막을 개재시켜 제 1 및 제 2 게이트를 형성하는 단계와,
    상기 정전방전부의 상기 매립절연층 및 단결정실리콘을 상기 반도체기판이 노출되도록 패터닝하여 상기 정전방전부의 소정 부분에 게이트절연막 및 더미게이트를 형성하면서 분리절연층과 분리스페이스영역을 동시에 형성하는 단계와,
    상기 제 1 반도체층에 제 1 도전형의 제 1 소오스 및 제 1 드레인영역을 형성하면서 상기 반도체기판의 상기 게이트절연막 및 더미게이트 일측에 기판접촉영역을 형는 단계와,
    상기 제 2 반도체층에 제 2 도전형의 제 2 소오스 및 제 2 드레인영역을 형성하면서 상기 반도체기판의 상기 정전방전부의 노출된 부분에 제 2 도전형의 제 3 소오스 및 제 3 드레인영역을 형성하는 단계를 더 구비하는 정전방전회로를 포함하는 반도체장치의 제조방법.
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