KR20000045795A - 회로소자 시험방법 - Google Patents

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Abstract

본 발명은 회로소자 시험방법에 관한 것이다.
종래의 회로소자 시험방법은 JTAG BS 체인이 적용된 회로소자에 대해서는 시험을 용이하게 할 수 있으나, JTAG BS 체인이 적용되지 않은 회로소자와 적용된 회로소자가 혼용되어 있는 경우에는 JTAG BS 체인이 적용되지 않은 회로소자에 대해서는 오실로스코우프를 사용하여 직접 시험해야 하므로 회로소자를 시험함에 있어서 많은 시간과 노력이 필요하여 시험을 효율적으로 수행할 수 없다는 문제점이 있다.
본 발명은 IEEE 1149.1 JTAG BS 체인을 가진 회로소자와 가지지 않은 회로소자가 혼용되어 있는 보드에서 해당 회로소자의 단락이나 개방을 시험 가능케하므로 회로소자를 효율적으로 시험하게 된다.

Description

회로소자 시험방법
본 발명은 회로소자 시험방법에 관한 것으로, 특히 IEEE 1149.1 JTAG(Joint Test Action Group) BS 체인(Boundary Scan Chain)을 가진 회로소자와 가지지 않은 회로소자가 혼용되어 있는 보드에서 해당 회로소자의 단락(short)이나 개방(open)을 시험하도록 하는 회로소자 시험방법에 관한 것이다.
현재 회로소자 제작 기술의 발전에 의한 결과로 더 많은 기능이 더 작은 회로소자에 구비되고, 또한 이러한 회로소자를 이용하여 회로보드를 제작함으로 인하여 예전과 달리 오실로스코우프(oscilloscope)와 같은 시험장비를 이용하여 회로보드를 시험하기는 어려워지고 있다. 이와같은 문제점을 해소하기 위하여 IEEE(Institute of Electrical and Electronics Engineers)의 1149.1에 제시되어 있는 JTAG BS 체인을 이용하여 회로소자를 만들고, 해당 회로소자를 이용하여 회로보드를 제작함으로써 시험의 효율을 높이는 방법이 보편적으로 사용되고 있으나, JTAG BS 체인을 적용하지 않은 회로소자에 대해서는 오실로스코우프 등을 이용한 직접 측정만을 할 수 있다.
참고로 JTAG BS 체인에 대해서 설명하면, 해당 JTAG BS 체인은 미국 IEEE에서 정의된 것으로 회로소자의 시험을 위한 표준으로서 회로소자에 특정패턴(회로소자 사용자가 만든것)을 입력하여 출력되는 패턴과 입력패턴을 비교하여 회로소자 내부의 또는 회로소자 핀과 연결된 외부의 이상 동작 유,무를 파악하고, 이를 확대하여 PCB(인쇄회로보드) 레벨과 시스템 레벨의 시험도 가능하도록 하고 있다. 이를 위하여 도1에 도시된 바와같이 회로소자(1) 내부에 다수의 플립플롭(FF0∼FFn)을 구비하되, 해당 플립플롭(FF0∼FFn)에 스캔 입력핀과 스캔 출력핀 그리고 제어핀을 더하여 먹스(MUX) 기능을 갖는 스캔 플립플롭(스캔 셀)으로서 사용한다. 그 동작을 살펴보면, 일반적으로 회로소자(1)는 입력단(IN)으로 신호를 입력받아 코어로직(2)에서 소자의 기능을 수행하고 출력단(OUT)을 통하여 신호를 출력하는데, 이 회로소자(1) 내의 플립플롭(FF0∼FFn)이 제대로 동작하는지 또는 회로소자(1)의 외부 핀이 서로 단락되었거나 전원 핀에 단락되었는지를 검사하기 위해서 0번 플립플롭(FF0)으로 부터 시작하여 n번 플립플롭(FFn) 까지 스캔 출력핀(so)과 스캔 입력핀(si)을 통하여 순차적으로 데이터를 보내고 결과를 확인하여 회로소자(1)의 이상유무를 판단하고 있다.
종래에는 이상과 같은 JTAG BS 체인을 적용한 회로소자에 대하여 단락 및 오픈 시험을 행하는 경우 도2에 도시된 바와같은 방식으로 하였다. 즉, JTAG BS 체인을 적용한 두 개의 회로소자(10a, 10b)를 연결한 상태에서, BS(boundary scan) 콘트롤러(20)가 제어하여 단락 및 오픈을 시험하는데, BS콘트롤러(20)가 직렬 데이터(TDI)를 회로소자(10a)의 라인에 인가하여 1→3, 4 방향으로 쉬프트시켜서 F, F, G, H의 스캔 셀에 싣고 그후 6→9 방향을 통하여 E→L, F→K, G→J, H→I 로 병렬로 로딩해서 다시 회로소자(10b)의 직렬라인을 통해 쉬프트시켜(10→11, 13) BS 콘트롤러(20)의 입력단(TDO)로 입력되면, BS 콘트롤러(20)는 전송하였던 데이터와 비교하여 회로소자(10a, 10b)의 이상 유무, 회로소자(10a, 10b)의 단락, 개방 여부를 판단함으로써 시험 완료한다.
이상과 같은 종래의 회로소자 시험방법은 JTAG BS 체인이 적용된 회로소자에 대해서는 시험을 용이하게 할 수 있으나, JTAG BS 체인이 적용되지 않은 회로소자와 적용된 회로소자가 혼용되어 있는 경우에는 JTAG BS 체인이 적용되지 않은 회로소자에 대해서는 오실로스코우프를 사용하여 직접 시험해야 하므로 회로소자를 시험함에 있어서 많은 시간과 노력이 필요하여 시험을 효율적으로 수행할 수 없다는 문제점이 있다.
본 발명은 상술한 바와같은 문제점을 해결하기 위하여 안출된 것으로, 그 목적은 IEEE 1149.1 JTAG BS 체인을 가진 회로소자와 가지지 않은 회로소자가 혼용되어 있는 보드에서 해당 회로소자의 단락이나 개방을 시험하도록 하는 회로소자 시험방법을 제공함에 있다.
도1은 BS 체인(Boundary Scan Chain)을 도시한 도.
도2는 종래에 BS 체인을 구비한 회로소자의 시험을 설명하기 위한 도.
도3은 본 발명에서 BS 체인을 가진 회로소자와 BS 체인을 갖지 않은 회로소자의 시험을 설명하기 위한 도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 10a, 10b, 30a, 30b : 회로소자
20, 40 : BS(boundary scan) 콘트롤러
FF1∼FF4 : 플립플롭
TB1∼TB4 : 삼상태 버퍼
이상과 같은 목적을 달성하기 위한 본 발명의 특징은, 회로소자 시험방법에 있어서, JTAG BS 체인이 적용되지 않은 제1 회로소자와, JTAG BS 체인이 적용된 제2 회로소자를 상호 접속하고, 상기 제1 및 제2 회로소자를 BS 콘트롤러에 접속하여, 상기 BS 콘트롤러에 의해 제어하여 상기 제1 및 제2 회로소자의 접속 핀에 대한 단락 및 개방 시험을 하되; 상기 제1 회로소자에는 다수의 플립플롭과 다수의 삼상태 버퍼를 설치하고, 상기 제1 제2 회로소자 사이의 접속 부위에 풀업 저항을 통해 전원을 접속하여, 상기 플립플롭과 삼상태 버퍼를 BS 콘트롤러에 의해 제어하여 상기 제2 회로소자의 스캔 셀에 신호를 로딩하고, 해당 신호를 상기 제2 회로소자의 스캔 셀을 통해 쉬프트시켜 BS 콘트롤러에 입력하여 시험하는데 있다.
이하 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명은 JTAG BS 체인이 구현된 소자와 구현되지 않은 회로소자를 시험할 수 있도록 구성되는데, 도3에 도시된 바와같이, JTAG BS 체인이 적용되지 않은 회로소자(30a)와, JTAG BS 체인이 적용된 회로소자(30b)를 상호 접속하고, 해당 회로소자(30a), (30b)를 BS(boundary scan) 콘트롤러(40)에 접속하여, BS 콘트롤러(40)에 의해 제어하여 시험하도록 구성되어 있다. JTAG BS 체인이 적용되지 않은 회로소자(30a)에는 다수의 플립플롭(FF1∼FF4)과 다수의 삼상태 버퍼(TB1∼TB4)를 설치하고, 회로소자(30a), (30b) 사이의 접속 부위에 풀업저항(R)을 통해 전원(Vcc)을 접속하여, 해당 플립플롭(FF1∼FF4)과 삼상태 버퍼(TB1∼TB4)를 BS 콘트롤러(40)에 의해 제어하여 시험하도록 구성하였다.
본 발명에 따른 회로소자의 시험과정을 설명하면 다음과 같다.
회로소자(30a)와 회로소자(30b)의 외부 핀이 전원(Vcc)에 단락되었는지를 체크하고자 하는 경우, BS 콘트롤러(40)가 출력단(1)을 통하여 회로소자(30a)의 플립플롭(FF1∼FF4)을 리세트시켜 플립플롭(FF1∼FF4)에 의해 로우레벨의 신호를 출력케하고, 그와 동시에 출력단(2)를 통하여 삼상태 버퍼(TB1∼TB4)를 동작시켜 해당 로우레벨의 신호를 회로소자(30b)의 스캔 셀 a, b, c, d에 병렬로 로딩시킨다. 그후, BS 콘트롤러(40)의 제어에 의해 해당 신호를 4→5→6→8 방향으로 쉬프트시켜 최종적으로 해당 신호를 BS 콘트롤러(40)의 입력단(TDO)으로 입력시키며, 이에 BS 콘트롤러(40)가 해당 신호의 정상 입력 여부를 확인함으로써 회로소자(30a), (30b)의 외부 핀이 전원(Vcc)에 단락되었는지를 확인한다.
회로소자(30a), (30b)의 외부 핀이 접지(GND)에 단락되었는지를 체크하고자 하는 경우, BS 콘트롤러(40)가 출력단(2)을 통하여 삼상태 버퍼(TB1∼TB4)를 비동작(disable)시키면, 회로소자(10a), (10b)의 접속 핀이 하이 임피던스 상태로 되고, 이때 풀업저항(R)에 접속된 전원(Vcc)에 의해 하이레벨의 신호가 회로소자(30b)의 스캔 셀 a, b, c, d에 병렬로 로딩된다. 그후, BS 콘트롤러(40)의 제어에 의해 해당 신호를 4→5→6→8 방향으로 쉬프트시켜 최종적으로 해당 신호를 BS 콘트롤러(40)의 입력단(TDO)으로 입력시키며, 이에 BS 콘트롤러(40)가 해당 신호의 정상 입력 여부를 확인함으로써 회로소자(30a), (30b)의 외부 핀이 접지(GND)에 단락되었는지를 확인한다.
또한, 회로소자(30a), (30b)의 이웃 핀들 사이의 단락여부를 체크하고자 하는 경우, BS 콘트롤러(40)가 출력단(1)을 통하여 회로소자(30a)의 플립플롭(FF1, FF3)을 리세트시켜 플립플롭(FF1, FF3)에 의해 로우레벨의 신호를 출력케 함과 동시에 출력단(2)를 통하여 삼상태 버퍼(TB1, TB3)를 동작시켜 해당 로우레벨의 신호를 회로소자(30b)의 스캔 셀 a, c에 병렬로 로딩시키고, 출력단(2)을 통해 삼상태 버퍼(TB2, TB4)를 비동작(disable)시켜 하이레벨의 신호를 회로소자(30b)의 스캔 셀 b, d에 병렬로 로딩시킴으로써, 회로소자(30b)의 스캔 셀 a, b, c, d에 로우, 하이, 로우, 하이레벨의 신호를 로딩한다. 그후, BS 콘트롤러(40)의 제어에 의해 해당 신호를 4→5→6→8 방향으로 쉬프트시켜 최종적으로 해당 신호를 BS 콘트롤러(40)의 입력단(TDO)으로 입력시키며, 이에 BS 콘트롤러(40)가 해당 신호의 정상 입력 여부를 확인함으로써 회로소자(30a), (30b)의 이웃 핀들 사이가 단락되었는지를 확인한다.
즉, 본 발명에서는 JTAG BS 체인이 적용되지 않은 회로소자(30a)에 다수의 플립플롭(FF1∼FF4)과 다수의 삼상태 버퍼(TB1∼TB4)를 설치하고, 해당 회로소자(30a)와 JTAG BS 체인이 적용된 회로소자(30b) 사이의 접속 부위에 풀업저항(R)을 통해 전원(Vcc)을 접속하여, 해당 플립플롭(FF1∼FF4)과 삼상태 버퍼(TB1∼TB4)를 BS 콘트롤러(40)에 의해 제어하여 회로소자(30a, 30b)간의 연결 부위에 대한 단락, 개방을 시험할 수 있게 하므로, JTAG BS 체인이 적용되지 않은 회로소자(30a)와, JTAG BS 체인이 적용된 회로소자(30b)가 혼용되는 경우에도 회로소자의 테스트를 용이하게 할 수 있다.
이상 설명한 바와같이, 본 발명은 IEEE 1149.1 JTAG BS 체인을 가진 회로소자와 가지지 않은 회로소자가 혼용되어 있는 보드에서 해당 회로소자의 단락이나 개방을 시험 가능케하므로 회로소자를 효율적으로 시험하게 된다.

Claims (4)

  1. 회로소자 시험방법에 있어서, JTAG BS 체인이 적용되지 않은 제1 회로소자와, JTAG BS 체인이 적용된 제2 회로소자를 상호 접속하고, 상기 제1 및 제2 회로소자를 BS 콘트롤러에 접속하여, 상기 BS 콘트롤러에 의해 제어하여 상기 제1 및 제2 회로소자의 접속 핀에 대한 단락 및 개방 시험을 하되; 상기 제1 회로소자에는 다수의 플립플롭과 다수의 삼상태 버퍼를 설치하고, 상기 제1 제2 회로소자 사이의 접속 부위에 풀업 저항을 통해 전원을 접속하여, 상기 플립플롭과 삼상태 버퍼를 BS 콘트롤러에 의해 제어하여 상기 제2 회로소자의 스캔 셀에 신호를 로딩하고, 해당 신호를 상기 제2 회로소자의 스캔 셀을 통해 쉬프트시켜 BS 콘트롤러에 입력하여 시험하는 것을 특징으로 하는 회로소자 시험방법.
  2. 제1항에 있어서, 상기 제1 및 제2 회로소자에 구비된 외부 핀의 전원에 대한 단락 여부를 시험하는 경우, 상기 BS 콘트롤러가 상기 플립플롭을 리세트시킴과 동시에 상기 삼상태 버퍼를 동작시켜 제1레벨의 신호를 상기 제2 회로소자의 스캔 셀에 병렬로 로딩하는 것을 특징으로 하는 회로소자 시험방법.
  3. 제1항에 있어서, 상기 제1 및 제2 회로소자에 구비된 외부 핀의 접지에 대한 단락 여부를 시험하는 경우, 상기 BS 콘트롤러가 상기 삼상태 버퍼를 비동작시켜 상기 풀업 저항에 접속된 전원에 의한 제2레벨의 신호를 상기 제2 회로소자의 스캔 셀에 병렬로 로딩하는 것을 특징으로 하는 회로소자 시험방법.
  4. 제1항에 있어서, 상기 제1 및 제2 회로소자에 구비된 이웃 핀들 사이의 단락 여부를 시험하는 경우, 상기 BS 콘트롤러가 홀수번째의 플립플롭을 리세트함과 동시에 홀수번째의 삼상태 버퍼를 동작시켜 제1레벨의 신호를 상기 제2 회로소자의 홀수번째 스캔 셀에 병렬로 로딩하고, 짝수번째 삼상태 버퍼를 비동작시켜 제2레벨의 신호를 상기 제2 회로소자의 짝수번째 스캔 셀에 병렬로 로딩하는 것을 특징으로 하는 회로소자 시험방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100698860B1 (ko) * 2005-02-09 2007-03-26 후지쯔 가부시끼가이샤 Ｊｔａｇ 시험 방식

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