KR20000045674A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 문턱전압조절용 불순물 이온주입공정에서 가게이트를 사용하여 할로 이온주입을 실시하여 모스 트랜지스터의 할로구조와 LDD구조를 동시에 형성하는데 적당하도록 한 반도체 장치 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device suitable for simultaneously forming a halo structure and an LDD structure of a MOS transistor by performing a halo ion implantation using a gate in a dopant ion implantation process for threshold voltage regulation. It is about.
일반적으로, 반도체 장치의 제조공정에서 모스 트랜지스터의 제조공정을 그 모스 트랜지스터가 고전압, 저전압, 고전압과 저전압의 중간인 표준전압에서 동작하는 가에 따라 그 게이트의 크기 및 소스와 드레인의 구조를 다르게 형성해야 하며, 종래에는 이와 같은 모스 트랜지스터의 특성에 따른 제조방법이 달라 공정이 복잡하였으며, 일반적으로 LDD(Lightly Doped Drain)구조 또는 할로(HALO)구조의 모스 트랜지스터를 제조하였으며, 반도체 장치의 집적도가 향상되면서 숏채널효과(short channel effect)를 방지할 수 있는 할로(HALO)구조의 모스 트랜지스터를 제조하였으며, 이와 같은 종래 반도체 장치 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, in the manufacturing process of a semiconductor device, the manufacturing process of the MOS transistor is differently formed depending on whether the MOS transistor operates at a standard voltage which is intermediate between high voltage, low voltage, high voltage and low voltage. In the related art, the manufacturing method is complicated according to the characteristics of the MOS transistor, and in general, a MOS transistor having a lightly doped drain (LDD) structure or a halo (HALO) structure is manufactured, and an integration degree of a semiconductor device is improved. While manufacturing a MOS transistor having a halo structure capable of preventing a short channel effect, the present invention will be described in detail with reference to the accompanying drawings.
도1a 내지 도1c는 종래 모스 트랜지스터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 제 1도전형의 기판(1)의 상부에 게이트(2)를 형성하고, 그 게이트(2)의 측면기판하부에 상기 기판(1)과 동일한 도전형의 불순물 이온을 고농도로 주입하여 상기 기판(1)의 상부로 부터 소정 깊이로 매몰된 할로영역(3)을 형성하는 단계(도1a)와; 상기 게이트(2)의 측면 기판(1)에 상기 기판(1)의 도전형과 다른 제 2도전형 불순물 이온을 저농도로 주입하여 저농도 소스 및 드레인(4)을 형성하는 단계(도1b)와; 상기 게이트(2)의 측면에 절연막 측벽(5)을 형성하고, 그 측벽(5)의 측면 기판(1) 하부에 상기 제 2도전형의 불순물 이온을 고농도로 주입하여 고농도 소스 및 드레인(6)을 형성하는 단계(도1c)로 구성된다.1A through 1C are cross-sectional views of a manufacturing process of a conventional MOS transistor. As shown therein, a gate 2 is formed on an upper portion of a first conductive substrate 1, and a lower side substrate of the gate 2 is formed. Implanting a high concentration of impurity ions of the same conductivity type as the substrate (1) to form a halo region (3) buried to a predetermined depth from an upper portion of the substrate (1); Implanting a low concentration source and drain (4) into the side substrate (1) of the gate (2) at low concentration by implanting second conductive impurity ions different from the conductivity type of the substrate (1); An insulating film sidewall 5 is formed on the side surface of the gate 2, and the second conductive type impurity ions are implanted at a high concentration under the side substrate 1 of the sidewall 5 to form a high concentration source and drain 6. Forming step (Fig. 1C).
이와 같이 구성된 모스 트랜지스터는 반도체 장치의 집적도가 심화되면서 발생하는 숏채널효과를 방지하기 위해 저농도 소스 및 드레인(4)의 하부측에 상기 저농도 소스 및 드레인(4)과 반대 도전형의 불순물 이온을 주입한 할로영역(3)을 형성하여 그 숏채널효과의 발생을 방지하여 소자의 집적도를 향상시킬수 있었다.The MOS transistor configured as described above implants impurity ions of opposite conductivity type as the low concentration source and drain 4 to the lower side of the low concentration source and drain 4 to prevent the short channel effect caused by the increased integration of the semiconductor device. By forming the hollow region 3, the short channel effect can be prevented from occurring and the degree of integration of the device can be improved.
그러나, 상기와 같은 모스 트랜지스터 제조방법은 소스 및 드레인의 전계증가로 인한 열전하(HOT CARRIER)특성의 악화 및 정션 커패시턴스(JUNCTION CAPACITANCE) 증가에 의한 동작속도의 감소가 일어나며, 이를 해결하기 위해서는 모스 트랜지스터의 전압특성에 따라 각기 다른 구조의 모스 트랜지스터를 제조해야 하나 이는 공정의 복잡성 때문에 제조공정 및 설계가 용이하지 않은 문제점이 있었다.However, in the MOS transistor manufacturing method as described above, the deterioration of the HOT CARRIER characteristic due to the increase of the electric field of the source and the drain, and the decrease of the operation speed due to the increase of the junction capacitance, and the MOS transistor to solve this problem According to the voltage characteristics of the MOS transistors of different structures have to be manufactured, but this has a problem that the manufacturing process and design is not easy due to the complexity of the process.
이와 같은 문제점을 감안한 본 발명은 동일한 공정을 사용하여 전압특성에 따라 각기 다른 구조의 모스 트랜지스터를 갖는 반도체 장치 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a semiconductor device manufacturing method having MOS transistors having different structures according to voltage characteristics using the same process.
도1a 내지 도1c는 종래 모스 트랜지스터의 제조공정 수순단면도.1A to 1C are cross-sectional views illustrating a manufacturing process of a conventional MOS transistor.
도2a 내지 도2f는 본 발명 반도체 장치의 제조공정 수순단면도.2A to 2F are cross-sectional views of a manufacturing process of the semiconductor device of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
21:기판 22:필드산화막21: substrate 22: field oxide film
23:패드산화막 24:질화막23: pad oxide film 24: nitride film
25:가게이트 26:할로영역25: Gargate 26: Halo Area
27:저농도 소스 및 드레인 28,29:게이트27: low concentration source and drain 28, 29: gate
30:고농도 소스 및 드레인30: high concentration source and drain
상기와 같은 목적은 기판의 상부에 필드산화막을 형성하여 소자형성영역을 정의하고, 그 소자형성영역의 중앙상부에 실제 게이트 패턴보다 크거나 같은 가게이트를 형성하는 가게이트 형성단계와; 상기 가게이트를 실제 게이트로 가정하고, 저농도 소스 및 드레인과 할로(HALO)영역을 형성하는 저농도 소스/드레인 및 할로형성단계와; 상기 저농도 소스 및 드레인의 상부일부를 제거하여 상기 가게이트의 하부기판과 단차를 형성한 후, 상기 가게이트를 제거하는 게이트영역 설정단계와; 상기 가게이트의 제거로 노출되는 기판에 문턱전압조절용 불순물 이온을 주입하고, 그 기판상에 상기 가게이트의 크기와 동일하거나, 그 가게이트의 크기보다 작은 실제 게이트를 형성하는 게이트 형성단계와; 상기 게이트의 측면 기판하부에 불순물이온을 이온주입하여 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 구성되는 제조방법으로 반도체 장치를 제조함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is to form a field oxide film on the upper portion of the substrate to define the device forming region, the gate forming step of forming a larger than or equal to the actual gate pattern on the center of the device forming region; A low concentration source / drain and halo forming step that assumes the gate is an actual gate and forms a low concentration source and drain and a halo region; A gate region setting step of removing the upper portion of the low concentration source and the drain to form a step with the lower substrate of the gate, and then removing the gate; A gate forming step of implanting impurity ions for threshold voltage into a substrate exposed by removal of the gate, and forming an actual gate on the substrate that is equal to or smaller than the size of the gate; It is achieved by manufacturing a semiconductor device by a manufacturing method consisting of a high concentration source and drain forming step of forming a high concentration source and drain by ion implantation of impurity ions under the side substrate of the gate, the accompanying drawings of the present invention Detailed description with reference to the following.
도2a 내지 도2f는 본 발명 반도체 장치의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(21)에 필드산화막(22)을 형성하여 고전압 모스 트랜지스터가 형성될 영역(이하 HBV), 저전압 모스 트랜지스터가 형성될 영역(이하 LVt)과 고전압과 저전압의 중간인 표준전압 모스 트랜지스터가 형성될 영역(이하 SVt)을 정의하고, 그 필드산화막(22)이 형성된 기판(21)의 상부전면에 패드산화막(23)과 질화막(24)을 순차적으로 증착하고, 패터닝하여 가(PSEUDO)게이트(25)를 형성하는 단계(도2a)와; 경사이온주입공정을 통해 상기 HBV, LVt, SVt의 가게이트(25) 측면 기판(21) 하부에 할로영역(26)을 형성하고, 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(27)을 형성하는 단계(도2b)와; 상기 저농도 소스 및 드레인(27)의 상부일부를 식각하는 단계(도2c)와; 상기 가게이트(25)를 제거하여 그 하부의 기판(21)을 노출시키고, 문턱전압조절용 불순물 이온을 주입하는 단계(도2d)와; 상기 HBV영역에 형성된 저농도 소스 및 드레인(27)의 상부에 측벽이 위치하는 게이트(28)를 형성함과 아울러, 상기 LVt, SVt영역에 형성된 저농도 소스 및 드레인(27)의 상부에 게이트전극의 측면이 위치하는 게이트(29)를 형성하는 단계(도2e)와; 불순물 이온을 이온주입하여 고농도 소스 및 드레인(30)을 형성하는 단계(도2f)로 구성된다.2A to 2F are cross-sectional views of a manufacturing process of the semiconductor device according to the present invention. As shown in FIG. 2A to 2F, a field oxide film 22 is formed on a substrate 21 to form a high voltage MOS transistor (hereinafter referred to as HBV) and a low voltage MOS transistor. Is defined as a region (hereinafter referred to as LVt) and a region where a standard voltage MOS transistor is formed between the high voltage and the low voltage (hereinafter referred to as SVt), and the pad oxide film is formed on the upper surface of the substrate 21 on which the field oxide film 22 is formed. 23) and the nitride film 24 are sequentially deposited and patterned to form a pseudo (PSEUDO) gate 25 (FIG. 2A); Through the gradient ion implantation process, the halo region 26 is formed under the substrate 21 on the sidewalls of the gate 25 of the HBV, LVt, and SVt, and the low concentration source and drain 27 are formed by ion implantation of low concentration impurity ions. (Step 2b); Etching a portion of the upper portion of the low concentration source and drain 27 (FIG. 2C); Removing the gate 25 to expose the lower substrate 21, and implanting impurity ions for adjusting the threshold voltage (FIG. 2D); A gate 28 having sidewalls is formed on the low concentration source and drain 27 formed in the HBV region, and a side of the gate electrode is formed on the low concentration source and drain 27 formed in the LVt and SVt regions. Forming a gate 29 at which it is located (FIG. 2E); Implanting impurity ions to form a high concentration source and drain 30 (FIG. 2F).
이하, 상기와 같은 본 발명 반도체 장치 제조방법을 좀 더 상세히 설명한다.Hereinafter, the method of manufacturing the semiconductor device of the present invention as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(21)에 필드산화막(22)을 형성하여 HBV, LVt, SVt영역을 정의한다. 이때 각 영역에 제조될 모스 트랜지스터의 특성은 HBV영역에 형성될 고전압 모스 트랜지스터는 게이트의 길이가 상대적으로 짧고, 소스 및 드레인이 LDD형으로 형성되어야 하며, 상기 LVt, SVt영역에 형성될 저전압 및 표준형 모스 트랜지스터는 게이트의 길이가 상대적으로 길고, 소스 및 드레인이 할로형으로 형성되어야 한다.First, as shown in FIG. 2A, the field oxide film 22 is formed on the substrate 21 to define the HBV, LVt, and SVt regions. At this time, the characteristics of the MOS transistor to be manufactured in each region is that the high voltage MOS transistor to be formed in the HBV region has a relatively short gate length, the source and the drain to be formed in the LDD type, and the low voltage and standard type to be formed in the LVt and SVt regions. The MOS transistor has a relatively long gate length and has a source and a drain formed in a halo type.
그 다음, 상기 필드산화막(22)이 형성된 기판(21)의 상부전면에 패드산화막(23)과 질화막(24)을 순차적으로 증착하고, 사진식각공정을 통해 패터닝하여 가게이트(25)를 형성한다. 이때, 가게이트(25)중 HVB에 형성한 가게이트(25)는 실제 제조할 게이트의 크기(C')보다 크게(C) 형성하며, LVt, SVt영역는 실제 형성할 게이트의 크기(A',B')와 동일한 크기(A,B)로 형성한다.Subsequently, the pad oxide layer 23 and the nitride layer 24 are sequentially deposited on the upper surface of the substrate 21 on which the field oxide layer 22 is formed, and patterned through a photolithography process to form the gate 25. . At this time, the gate 25 formed in the HVB of the gate 25 is formed larger than the size (C ') of the gate to be manufactured (C), LVt, SVt region is the size of the gate to be formed (A', B ') and the same size (A, B).
상기와 같은 가게이트(25)의 형성으로, 동일한 소스 및 드레인 패턴을 형성한 후, 다시 게이트를 형성하여 서로다른 구조의 모스 트랜지스터를 제조할 수 있게 된다.By forming the same gate and drain patterns as described above, the same source and drain patterns may be formed, and then gates may be formed to manufacture MOS transistors having different structures.
그 다음, 도2b에 도시한 바와 같이 경사이온주입공정을 통해 상기 HBV, LVt, SVt의 가게이트(25) 측면 기판(21) 하부에 할로영역(26)을 형성한다. 이와 같이 HBV영역에도 할로영역(26)을 형성하는 것은 불필요한 공정이지만 공정의 단순화를 위해 일단 할로영역(26)을 형성하고, 이후의 공정에서 그 할로영역(26)에 의한 영향을 최소화함으로써, HBV영역에 LDD구조의 소스 및 드레인을 형성한다.Next, as shown in FIG. 2B, a halo region 26 is formed under the substrate 21 on the sidewalls 21 of the gates 25 of the HBV, LVt, and SVt through a gradient ion implantation process. Although it is unnecessary to form the halo region 26 in the HBV region as described above, the HBV is formed by first forming the halo region 26 to simplify the process and minimizing the influence of the halo region 26 in the subsequent process. A source and a drain of the LDD structure are formed in the region.
그 다음, 상기 가게이트(25)의 측면 기판(21)에 저농도 불순물 이온을 이온주입하여 상기 기판(21)의 상부측으로 부터 상기 할로영역(26)의 상부에 이르는 저농도 소스 및 드레인(27)을 형성한다.Subsequently, low concentration impurity ions are implanted into the side substrate 21 of the gargate 25 to form the low concentration source and drain 27 from the upper side of the substrate 21 to the upper portion of the halo region 26. Form.
그 다음, 도2c에 도시한 바와 같이 상기 저농도 소스 및 드레인(27)의 상부일부를 식각하여, 상기 가게이트(25)의 하부에 위치하는 기판(21)영역과 단차를 형성한다.그 다음, 도2d에 도시한 바와 같이 선택적 식각공정을 통해 상기 질화막과 패드산화막을 순차적으로 식각하여 상기 가게이트(25)를 제거하며, 이에 따라 저농도 소스 및 드레인(27)보다 높게 위치하는 기판(21)의 상부면을 노출시킨다.Next, as shown in FIG. 2C, a portion of the upper portion of the low concentration source and drain 27 is etched to form a step with an area of the substrate 21 positioned below the gate 25. As shown in FIG. 2D, the nitride layer and the pad oxide layer are sequentially etched to remove the gargate 25, thereby increasing the concentration of the substrate 21 higher than the low concentration source and drain 27. Expose the top surface.
그 다음, 상기 노출된 기판(21)의 상부에 문턱전압조절용 불순물 이온을 주입한다. 그 다음, 도2e에 도시한 바와 같이 상기 저농도 소스 및 드레인(27)과 기판(21)의 상부전면에 게이트산화막과 다결정실리콘을 순차적으로 증착하고, 사진식각공정을 통해 상기 다결정실리콘과 게이트산화막의 일부를 식각하여 각 기판(21)의 상부에 게이트(28)(29)를 형성한다.Then, the impurity ions for adjusting the threshold voltage are implanted on the exposed substrate 21. Next, as shown in FIG. 2E, the gate oxide film and the polycrystalline silicon are sequentially deposited on the low concentration source and drain 27 and the upper surface of the substrate 21, and the photolithography process of the polysilicon and the gate oxide film is performed. A portion is etched to form gates 28 and 29 on top of each substrate 21.
이때, 상기 HBV영역에 형성된 게이트(28)는 상기 저농도 소스 및 드레인(27)의 사이에 노출된 순수한 기판(21)의 상부에만 위치하도록 한다. 즉, 상기 설명한 바와 같이 가게이트(25)의 크기(C) 보다 작은 실제 게이트(C')를 형성하며, 상기 SVt, LVt영역에는 그 게이트(29)의 측면부가 상기 단차가 높은 영역의 상부측에 위치하는 저농도 소스 및 드레인(27)의 상부측에 위치하도록 형성한다.In this case, the gate 28 formed in the HBV region is located only on the upper portion of the pure substrate 21 exposed between the low concentration source and the drain 27. That is, as described above, an actual gate C 'smaller than the size C of the gate 25 is formed, and in the SVt and LVt regions, the side surface of the gate 29 is located on the upper side of the region having the high step height. It is formed so as to be located on the upper side of the low concentration source and drain 27 located in.
그 다음, 상기 각 영역에 형성한 게이트(28)(29)의 측면에 측벽을 형성한다. 이와 같이 형성되는 측벽은 상기 LVt, SVt영역에 형성된 단차영역의 측면과 게이트(29)의 측면에 함께 형성되며, 상기 HVB영역에서는 상기 HVB영역에 형성한 게이트(28)의 측면과, 그 영역의 저농도 소스 및 드레인(27) 상부에 위치하게 된다.Next, sidewalls are formed on the side surfaces of the gates 28 and 29 formed in the respective regions. The sidewalls formed as described above are formed on the side of the stepped region formed in the LVt and SVt regions and the side of the gate 29. In the HVB region, the sidewall of the gate 28 formed in the HVB region and It is located above the low concentration source and drain 27.
그 다음, 도2f에 도시한 바와 같이 불순물 이온을 이온주입하여 고농도 소스 및 드레인(30)을 형성하며, 어닐링하여 상기 고농도 소스 및 드레인(30)과 저농도 소스 및 드레인(27)이 기판(21)의 하부측으로 확산되도록 하며, 이에 따라 각 영역에 형성한 모스 트랜지스터의 채널길이는 조금 짧아지게 된다.Then, as shown in FIG. 2F, impurity ions are implanted to form a high concentration source and drain 30, and then annealed to form the high concentration source and drain 30 and the low concentration source and drain 27 on the substrate 21. The channel length of the MOS transistors formed in each region is shortened.
특히, HVB영역에 형성한 고전압 모스 트랜지스터는 그 게이트측벽의 하부에 고농도 소스 및 드레인(30)이 형성되고, 그 게이트(28)의 하부측에 저농도 소스 및 드레인(27)이 형성되어 LDD구조의 소스 및 드레인을 갖게 되어 고전압 트랜지스터로 동작하게 된다.In particular, in the high voltage MOS transistor formed in the HVB region, a high concentration source and drain 30 are formed under the gate side wall, and a low concentration source and drain 27 are formed under the gate 28 so that the LDD structure has a low density. It has a source and a drain to operate as a high voltage transistor.
상기한 바와 같이 본 발명은 동일한 공정을 통해 전압 특성에 따른 서로다른 구조의 모스 트랜지스터를 갖는 반도체 장치를 제조함으로써, 제조공정을 단순화 하여 제조비용을 절감하고, 반도체 장치의 설계를 용이하게 하는 효과가 있다.As described above, according to the present invention, by fabricating semiconductor devices having MOS transistors having different structures according to voltage characteristics through the same process, the manufacturing process is simplified, thereby reducing manufacturing costs and facilitating the design of semiconductor devices. have.
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