KR20000044374A - 메모리장치의 데이터 어드레스 제어회로 - Google Patents
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Abstract
본 발명은 DMA에 의한 메모리의 데이터 저장 시 어드레스의 충돌없이 안정되게 저장하는 어드레스 제어회로에 관한 것이다.
메모리장치의 데이터 기록을 위한 어드레스 제어회로에 있어서, 하위 어드레스를 입력하여 업/다운 선택 제어신호(UP/DOWN)에 의해 업 또는 다운카운팅하여 하위비트의 어드레스를 발생하는 하위어드레스 발생기와, 상기 하위어드레스 발생기의 출력값이 특정값이 될 때 업/다운 선택제어신호(UP/DOWN)에 의해 업 또는 다운 카운팅하여 상위어드레스를 발생하는 상위어드레스 발생기로 구성함을 특징으로 한다.
Description
본 발명은 메모리장치의 데이터 어드레스 제어회로에 관한 것으로, 특히 DMA(Direct Memory Access)에 의한 메모리의 데이터 저장 시 어드레스의 충돌없이 안정되게 저장하는 어드레스 제어회로에 관한 것이다.
통상적으로 DMA에 의한 메모리의 데이터 저장방법은 두가지로 사용할 수 있다. 첫 번째는 단위데이터 최상위비트(MSB : Most Significant Bit)가 높은 어드레스에 데이터를 저장하는 리틀엔디안(Little Endian)방식이 있고, 두 번째로 단위 데이터의 최상위비트(MSB)가 낮은 어드레스에 저장되는 빅엔디안(Big Endian)등이 있다. 상기 리틀 엔디안방식과 빅 엔디안방식에 의해 메모리에 데이터를 저장한 상태를 도 1에 나타내었다.
그런데 이러한 메모리의 데이터 저장방법은 메모리에 입력되는 데이터의 방식이 빅엔디안 방식이고 메모리의 구조가 리틀 엔디안 방식일 경우 잘못된 위치에 데이터가 저장되는 현상이 발생되는 문제가 있었다.
본 발명의 목적은 리틀 엔디안방식의 메모리나 빅 엔디안방식의 메모리를 모두 수용하는 어드레스 제어회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은, 메모리장치의 데이터 기록을 위한 어드레스 제어회로에 있어서, 하위 어드레스를 입력하여 업/다운 선택 제어신호(UP/DOWN)에 의해 업 또는 다운카운팅하여 하위비트의 어드레스를 발생하는 하위어드레스 발생기와, 상기 하위어드레스 발생기의 출력값이 특정값이 될 때 업/다운 선택제어신호(UP/DOWN)에 의해 업 또는 다운 카운팅하여 상위어드레스를 발생하는 상위어드레스 발생기로 구성함을 특징으로 한다.
도 1은 종래의 입력데이터에 따른 메모리 저장상태를 나타낸 도면
도 2는 본 발명의 실시예에 따른 어드레스 발생기의 구성도
도 3은 본 발명의 입력데이터에 따른 메모리 저장상태를 나타낸 도면
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2는 본 발명의 실시예에 따른 어드레스 발생기의 구성도이다.
하위 어드레스를 입력하여 업/다운 선택 제어신호(UP/DOWN)에 의해 하위비트의 어드레스를 발생하는 하위어드레스 발생기(10)와, 상기 하위어드레스 발생기의 출력값이 특정값이 될 때 업/다운 선택제어신호(UP/DOWN)에 의해 카운트하여 상위어드레스를 발생하는 상위어드레스 발생기(12)로 구성되어 있다.
도 3은 본 발명의 입력데이터에 따른 메모리 저장상태를 나타낸 도면이다.
상술한 도 2 내지 도 3을 참조하여 본 발명의 바람직한 실시예의 동작을 상세히 설명한다.
메모리에 전송되는 데이터를 저장하기 위해서는 메모리의 유형에 따라 전체 어드레스에 대해 구분을 두어야 한다. 즉, 바이트로 입력되는 데이터를 워드싸이즈(WORD SIDE)로 저장할 때 메모리의 형태에 맞게 저장하여야 한다. 예를들어 메모리의 구조가 리틀 엔디안방식이라면 하위 어드레스 발생기(10)와 상위어드레스 발생기(12)를 다운선택 제어신호(Down)를 인가한다. 그러면 하위 어드레스 발생기(10)는 인가되는 어드레스값으로부터 다운카운팅을 수행하여 데이터를 기록하기 위한 어드레스를 발생하여 도 3에 도시된 리틀 엔디안과 같이 메모리에 데이터를 기록하게 된다. 이렇게 어드레스를 발생하여 하위 어드레스 발생기(10)으로부터 카운팅 출력되는 어드레스가 특정값이 되면 상위 어드레스 발생기(12)가 동작되어 상위 어드레스를 발생한다. 이때 상위 어드레스발생기(12)와 하위어드레스 발생기(10)가 동시에 동작되어 상위 어드레스와 하위 어드레스를 발생한다.
그러나 메모리의 구조가 빅 엔디안방식이라면 하위 어드레스 발생기(10)와 상위어드레스 발생기(12)를 업선택 제어신호(UP)를 인가한다. 그러면 하위 어드레스 발생기(10)는 인가되는 어드레스값으로부터 업카운팅을 수행하여 데이터를 기록하기 위한 어드레스를 발생하여 도 3에 도시된 빅 엔디안과 같이 메모리에 데이터를 기록하게 된다. 이렇게 어드레스를 발생하여 하위 어드레스 발생기(10)으로부터 카운팅 출력되는 어드레스가 특정값이 되면 상위 어드레스 발생기(12)가 동작되어 상위 어드레스를 발생한다. 이때 상위 어드레스발생기(12)와 하위어드레스 발생기(10)가 동시에 동작되어 상위 어드레스와 하위 어드레스를 발생한다.
상술한 바와 같이 본 발명은, DMA의 어드레스를 제어하는데 있어서 상위 어드레스와 하위 어드레스를 분리하여 메모리의 구조에 따라 업 또는 다운카운팅하여 어드레스를 발생하므로, 리트 엔디안방식이나 빅 엔디안방식의 메모리에서 잘못된 위치에 데이터가 저장되는 현상을 방지할 수 있는 이점이 있다.
Claims (1)
- 메모리장치의 데이터 기록을 위한 어드레스 제어회로에 있어서,하위 어드레스를 입력하여 업/다운 선택 제어신호(UP/DOWN)에 의해 업 또는 다운카운팅하여 하위비트의 어드레스를 발생하는 하위어드레스 발생기와,상기 하위어드레스 발생기의 출력값이 특정값이 될 때 업/다운 선택제어신호(UP/DOWN)에 의해 업 또는 다운 카운팅하여 상위어드레스를 발생하는 상위어드레스 발생기로 구성함을 특징으로 하는 메모리장치의 어드레스 제어회로.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980060871A KR20000044374A (ko) | 1998-12-30 | 1998-12-30 | 메모리장치의 데이터 어드레스 제어회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980060871A KR20000044374A (ko) | 1998-12-30 | 1998-12-30 | 메모리장치의 데이터 어드레스 제어회로 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20000044374A true KR20000044374A (ko) | 2000-07-15 |
Family
ID=19567629
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980060871A KR20000044374A (ko) | 1998-12-30 | 1998-12-30 | 메모리장치의 데이터 어드레스 제어회로 |
Country Status (1)
Country | Link |
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KR (1) | KR20000044374A (ko) |
-
1998
- 1998-12-30 KR KR1019980060871A patent/KR20000044374A/ko not_active Application Discontinuation
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