KR20000044165A - 디지털 텔레비젼 수신장치의 세그먼트 동기 검출회로 - Google Patents

디지털 텔레비젼 수신장치의 세그먼트 동기 검출회로 Download PDF

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Abstract

본 발명은 디지털 텔레비젼 수신장치의 세그먼트 동기 검출회로에 관한 것으로, 특히. 복합 베이스밴드 데이터 신호의 최상위 비트를 검출하는 최상위 비트 검출부와, 검출된 최상위 비트열로부터 세그먼트 패턴을 검출하는 세그먼트 패턴 검출부와, 이전 세그먼트 패턴 검출신호와 현재 검출된 세그먼트 패턴 검출신호를 비교하여 세그먼트 동기신호를 라인 상관성에 의해 검출하는 세그먼트 동기 검출부와, 상기 세그먼트 동기 검출부의 출력에 응답하여 카운트동작을 수행하는 확인 카운터와, 상기 확인 카운터의 출력에 응답하여 세그먼트 동기신호를 발생하는 동기신호 발생부를 포함한다.
따라서, 본 발명에서는 각 구성블럭들이 1비트로 연결되므로 회로구성이 간단하고 집적회로로 구현시 사이즈를 줄일 수 있다. 또한, 본 발명은 검출타임이 짧고 dc 오프셋에 대해 안정적으로 동작이 가능하다.

Description

디지털 텔레비젼 수신장치의 세그먼트 동기 검출회로
본 발명은 디지털 텔레비젼 수신장치의 세그먼트 동기 검출회로에 관한 것으로서, 특히 복합 베이스 밴드 데이터신호의 부호를 검출하여 세그먼트 동기를 검출함으로써 회로구성이 간단하고 검출시간을 단축시킬 수 있고 dc 오프셋에 안정적인 세그먼트 동기 검출회로에 관한 것이다.
최근에 디지털 형태로 텔레비젼 신호를 송신하고 수신하기 위하여 많은 시스템들이 연구 개발되고 있다. USP 5,548,339호, 5,416,524호, 5,594,506호에는 텔레비젼신호를 6MHz 텔레비젼 채널상에서 채널의 로우에지에 비교적 작은 파일롯트와 함께 연속적인 M 레벨심볼들로 전송하기 위한 VSB(Vestigial side band) 시스템에서의 동기검출 기술들을 개시한다.
미국특허 5,548,339호의 세그먼트 동기 검출회로는 도 1에 도시한 바와 같이, 상관기(11), 양자화기(12), 세그먼트 동기패턴 검출부(13), 세그먼트 동기신호 발생부(14)를 포함한다. 도 1의 세그먼트 동기 검출회로는 도 2에 도시한 바와 같이, 분리된 세그먼트 동기신호를 라인간 상관관계를 이용하여 상관기(11)에서 세그먼트 동기신호를 축적한다. 즉, 일반 데이터는 라인간 상관성이 없으므로 0으로 수렴하게 되고, 동기신호는 라인간 상관성에 의해 무한히 커지게 된다. 양자화기(12)에서는 상관기(11)의 출력이 일정 스레쉬 홀드를 넘게 되면 슬라이스하여 도 2에 도시한 바와 같이 파형 정형화된 세그먼트 동기신호를 출력한다. 세그먼트 동기패턴 검출부(13)는 양자화기(12)로부터 제공된 세그먼트 동기신호의 최상위 비트열의 패턴 0-1-1-0과 최하위 비트열의 패턴 1-1-1-1을 검출한다. 이와 같은 패턴 검출회로는 도 3에 개시되어 있다. 따라서, 4개의 심볼들로 구성된 세그먼트 동기신호의 마지막 심볼이 입력되면 패턴 검출회로의 출력은 도 2에 도시한 바와 같이 세그먼트 위상 펄스신호로 출력되게 된다. 세그먼트 동기신호 발생부(14)에서는 세그먼트 위상 펄스신호에 응답하여 도 2에 도시한 바와 같이 세그먼트 동기신호를 발생한다.
이와 같은 종래의 세그먼트 동기 검출회로는 상관기(11)에서 계속해서 가산하기 때문에 시스템이 불안정하게 된다. 그러므로, 미국특허 5,594,506호에서는 상관기에서 1보다 작은 k값을 곱해서 가산하는 방식을 사용한다.
그러나, 이와 같은 k값 승산방식에서는 k값에 따라 데이터의 수렴값이 변하게 되므로 양자화기의 스레쉬홀드값과 연동하여 적정한 값으로 잘 설정하지 않으면 안된다. 또한, 데이터신호의 레벨에 따라 가변적으로 적정한 값을 설정하는 데 어려움이 있다.
또한, 상관기는 라인간 신호를 계속해서 가산하므로 라인 비트수와 세그먼트 지연을 위한 832심볼 지연기의 사이즈가 커지게 된다.
그리고, 신호에 dc 오프셋이 존재하게 되면 데이터 값이 0으로 수렴하지 않고 세그먼트 동기값과 같이 계속해서 커지게 되므로 양자화기의 문턱치를 높이지 않으면 안되므로, dc 오프셋 제거기가 반드시 필요하게 된다.
또한, 도 3에 도시한 바와 같이, 패턴 검출회로는 논리합 게이트를 사용하기 때문에 0-1-1-0 패턴 뿐만 아니라 0-1-0-0, 0-0-1-0 패턴도 세그먼트 동기 패턴으로 검출될 우려가 있다.
본 발명은 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 복합 베이스 밴드 데이터 신호의 최상위 비트만을 검출하여 세그먼트 동기패턴을 검출함으로써 회로 구성이 간단하고, 검출시간을 단축시킬 수 있고 dc오프셋에 대해서도 안정적인 디지털 텔레비젼 수신장치의 세그먼트 동기 검출회로를 제공하는 데 있다.
도 1은 종래의 디지털 텔레비젼 수신장치의 세그먼트 동기 검출회로의 구성을 나타낸 도면.
도 2는 도 1의 각부 파형도.
도 3은 도 1의 세그먼트 패턴 검출부의 상세 회로도.
도 4은 디지털 텔레비젼 수신장치의 구성을 나타낸 도면.
도 5는 VSB 디지털 텔레비젼의 복합 베이스 밴드 데이터신호를 나타낸 도면.
도 6는 본 발명에 의한 세그먼트 동기 검출회로의 바람직한 일 실시예의 회로도.
도 7는 도 5의 각부 파형도.
도 8은 도 6의 세그먼트 패턴 검출부의 다른 실시예를 나타낸 회로도.
도 9은 본 발명에 의한 세그먼트 동기 검출회로의 바람직한 다른 실시예의 회로도.
<도면의 주요부분에 대한 부호의 설명>
40,50 : 최상위비트 검출부 42,52 : 세그먼트 동기패턴 검출부
44,54 : 세그먼트 동기 검출부 46 : 확인 카운터
48,58 : 세그먼트 동기신호 발생부 56 : 스레쉬홀드 검출부
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 제 1 회로는 복합 베이스밴드 데이터 신호의 최상위 비트를 검출하는 최상위 비트 검출부와, 검출된 최상위 비트열로부터 세그먼트 패턴을 검출하는 세그먼트 패턴 검출부와, 이전 세그먼트 패턴 검출신호와 현재 검출된 세그먼트 패턴 검출신호를 비교하여 세그먼트 동기신호를 라인 상관성에 의해 검출하는 세그먼트 동기 검출부와, 상기 세그먼트 동기 검출부의 출력에 응답하여 카운트동작을 수행하는 확인 카운터와, 상기 확인 카운터의 출력에 응답하여 세그먼트 동기신호를 발생하는 동기신호 발생부를 구비하는 것을 특징으로 한다.
상기 세그먼트 패턴 검출부는 상기 세그먼트 패턴 검출신호를 1심볼클럭 지연시키는 제 1 지연기와, 상기 제 1 지연기의 출력을 1심볼클럭 지연시키는 제 2 지연기와, 상기 제 2 지연기의 출력을 1심볼클럭 지연시키는 제 3 지연기와, 상기 제 1 지연기의 출력을 반전시키는 제 1 인버터와, 상기 제 2 지연기의 출력을 반전시키는 제 2 인버터와, 상기 제 1 지연기에 입력, 제 1 인버터의 출력, 제 2 인버터의 출력, 제 3 지연기의 출력을 논리곱하여 세그먼트 패턴 검출신호를 출력하는 앤드 게이트를 포함한다.
세그먼트 패턴 검출부는 "1001" 또는 "110" 비트열을 세그먼트 패턴으로 검출하는 것이 차량과 이동체에 채용되는 수신장치에서는 더욱 바람직하다.
상기 세그먼트 동기 검출부는 라인 상관 제어신호에 응답하여 입력된 세그먼트 패턴 검출신호와 피드백 세그먼트 패턴 검출신호를 선택하는 선택기와, 상기 선택기에서 선택된 세그먼트 패턴 검출신호를 1 세그먼트 지연시기는 지연기와, 상기 지연기를 통해 1 세그먼트 지연된 세그먼트 패턴 검출신호와 상기 세그먼트 패턴 검출기에서 현재 제공된 세그먼트 패턴 검출신호를 비교하는 비교기와, 상기 비교기의 비교결과에 응답하여 상기 세그먼트 패턴 검출기에서 현재 제공된 세그먼트 패턴 검출신호를 세그먼트 동기 검출신호로 출력하고, 상기 세그먼트 동기 검출신호의 검출시에는 상기 선택기에 검출된 세그먼트 패턴 검출신호를 피드백시키고 상기 선택기가 피드백 세그먼트 패턴 검출신호를 선택하도록 제어하고, 상기 확인 카운터의 리세트신호 발생시에는 상기 선택기가 현재 입력된 세그먼트 패턴 검출신호를 선택하도록 제어하는 로직출력부를 포함한다.
또한, 본 발명의 제 2 회로는 복합 베이스밴드 데이터 신호의 최상위 비트를 검출하는 최상위 비트 검출부와, 검출된 최상위 비트열로부터 세그먼트 패턴을 검출하는 세그먼트 패턴 검출부와, 이전 세그먼트 패턴 검출신호의 누적 상관값과 현재 검출된 세그먼트 패턴 검출신호를 가산하여 세그먼트 동기신호를 라인 상관성에 의해 검출하는 세그먼트 동기 검출부와, 스레쉬 홀드에 응답하여 상기 세그먼트 동기 검출부의 출력신호를 결정하는 스레쉬홀드 검출기와, 상기 스레쉬 홀드 검출기의 출력에 응답하여 세그먼트 동기신호를 발생하는 동기신호 발생부를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 4은 디지털 텔레비젼 수신장치의 구성을 나타낸다. 도 4에서, 디지털 텔레비젼 수신장치는 튜너(20), 중간주파수 필터 및 동기 검출기(22), NTSC 제거필터(24), 등화기(26), 위상추적기(28), 트렐리스(격자) 디코더(30), 데이터 디인터리버(32), 리드-솔로몬 디코더(34), 데이터 디랜덤아이저(36) 및 동기 및 타이밍회로(38)를 포함한다.
튜너(20)는 안테나로부터 6MHz신호(UHF or VHF)를 수신한다. 920MHz의 1차 중간주파수를 가진 하이 사이드 인젝션 더블 컨버젼타입이다. 1GHz이상의 이미지 주파수, 고정 프론트 엔드 필터에 의해 제거를 용이하게 한다. 1차 중간 주파수 선택은 입력 밴드 패스 필터가 국부발진기(978~1723MHz)로부터 튜너 프론트 엔드로 누설되는 것과 다른 UHF채널들(460~806MHz) 에 간섭되는 것을 막을 수 있도록 충분히 높고, 1차 중간주파수 밴드 이상으로 떨어지도록 UHF채널들의 2차 조화파들에 대해서는 충분히 낮다. 튜너는 50~180MHz 주파수 영역을 제한하는 밴드 패스 필터를 가지고, 튜너의 이미지 주파수 영역(920MHz) 이내로 들어가는 모든 비텔레비젼 신호들을 제거한다. 제 1 믹서는 제 1 IF 이상의 합성된 저위상 노이즈 국부발진기에 의해 구동된다. 제 1 국부발진기와 입력 밴드 패스 필터는 마이크로 프로세서에 의해 제어된다. 튜너는 전 UHF, VHF 방송밴드, 표준, IRC, HRC 케이블밴드의 튜닝이 가능하다. 920MHz의 IF 증폭기의 전단에서 1차 IF 신호의 지연 AGC가 수행된다. 제 2 믹서는 876MHz 전압제어 SAW 발진기인 제 2 국부발진기에 의해 구동된다. 제 2 국부발진기는 FPLL 동기 검출기에 의해 제어된다. 44MHz 제 2 IF 신호는 IF 증폭기에 인가된다.
이와 같이 처리된 44MHz 의 제 2 중간 주파수 신호는 튜너에서 출력되어 중간주파수 필터 및 동기 검출기(22)에 인가된다.
캐리어 회복은 FPLL회로에 의한 스몰 파일롯트 캐리어로 수행된다. 제 3 국부 발진기는 고정 기준 발진기이다. 주파수 드래프트나 변동은 제 2 국부 발진기에서 보상된다. 제 2 국부 발진기의 제어는 FPLL 동기 검출기에 의해 이루어진다. 주파수 루프는 ±100kHz의 주파수 풀인(pull-in) 영역을 제공하고, 위상 록킹 루프는 2kHz미만의 협대역을 가진다. 주파수 포착동안에는 주파수 루프는 동상(I)과 쿼드러쳐 위상(Q) 파일롯트 신호를 사용한다. AFC 로우 패스 필터는 VCD와 입력 파일롯트의 주파수 차이에 의해 생성된 비이트 신호에 작용한다. AFC 필터에서 고주파 신호는 대부분 제거된다. 단지 파일롯트 비이트 신호만이 남게 된다. 비이트 신호는 리미터를 거치면서 방형파로 제한되고, 쿼드러쳐 신호와 승산되어 에러신호로 발생된다. 에러신호의 극성은 VCO 신호의 주파수가 중간주파수 신호의 주파수 이상인지 이하인지에 따라 결정된다. 에러신호는 APC 로우패스필터를 통하여 필터링되고 적분되어 DC신호로 출력된다. DC신호가 주파수 차를 줄이기 위하여 튜너의 제 2 국부 발진기를 제어한다. 주파수 차가 제로에 근접하게 되면, APC 루프가 제 3 국부발진주파수로 입력 중간주파수를 위상 록킹한다.
반복적인 데이터 세그먼트 동기는 협대역필터에 의해 동기적으로 검출된 랜덤 데이터들 사이에서 검출된다. 데이터 세그먼트 동기로부터 10.76MHz 심볼클럭이 코히어런스 AGC 신호와 함께 생성된다. 동기검출기로부터 10.76MHz I채널 복합 베이스밴드 데이터 신호(동기 및 데이터)는 A/D변환기를 통하여 디지털신호로 변환된다. 4심볼 동기 코릴레이터를 포함한 데이터 세그먼트 동기 검출기는 특정 반복률로 발생되는 2레벨 동기를 검출한다.
도 5는 데이터 세그먼트의 구성을 나타낸다. 도 5의 10.76MHz I채널 복합 베이스밴드 데이터 신호(동기 및 데이터)의 데이터 세그먼트는 4심볼의 세그먼트 동기, 828심볼의 데이터 및 에러정정코드로 구성된다. 4심볼의 세그먼트 동기는 +5레벨과 -5레벨의 2레벨을 가진다.
도 6는 본 발명에 의한 세그먼트 동기 검출회로의 바람직한 일 실시예의 회로도를 나타낸다.
도 6의 일 실시예는 최상위 비트 검출부(40), 세그먼트 동기패턴 검출부(42), 세그먼트 동기 검출부(44), 확인 카운터(46), 세그먼트 동기신호 발생기(48)을 포함한다.
최상위 비트 검출부(40)는 도 7에 도시된 복합 베이스밴드 데이터 신호(a)의 최상위 비트, 즉, 부호비트를 검출하여 도 7에 도시된 최상위 비트열(b)을 출력한다.
세그먼트 동기패턴 검출부(42)는 최상위 비트열(b)에서 1-0-0-1의 동기패턴을 검출한다. 세그먼트 동기패턴 검출부(42)의 입출력 논리식은 다음과 같다.
y(n) = x(n)ㆍ /x(n-1)ㆍ /x(n-2)ㆍ x(n-3)
최상위 비트열이 2의 보수로 제공될 경우에는 0-1-1-0의 패턴을 검출해야 하므로 입출력 논리식은 다음과 같다.
y(n) = /x(n)ㆍ x(n-1)ㆍ x(n-2)ㆍ /x(n-3)
세그먼트 동기패턴 검출부(42)의 바람직한 일 실시예는 상기 세그먼트 패턴 검출신호를 1심볼클럭 지연시키는 제 1 지연기(42a)와, 상기 제 1 지연기(42a)의 출력을 1심볼클럭 지연시키는 제 2 지연기(42b)와, 상기 제 2 지연기(42b)의 출력을 1심볼클럭 지연시키는 제 3 지연기(42c)와, 상기 제 1 지연기(42a)의 출력을 반전시키는 제 1 인버터와(42d), 상기 제 2 지연기(42b)의 출력을 반전시키는 제 2 인버터(42e)와, 상기 제 1 지연기(42a)의 입력, 제 1 인버터(42d)의 출력, 제 2 인버터(42e)의 출력, 제 3 지연기(42c)의 출력을 논리곱하여 도 7에 도시된 세그먼트 동기패턴 검출신호(c)를 출력하는 4입력 앤드 게이트(42f)를 포함한다.
세그먼트 동기 검출부(44)는 이전 세그먼트 동기패턴 검출신호와 현재 검출된 세그먼트 동기패턴 검출신호를 비교하여 라인 상관성에 의해 세그먼트 동기신호를 검출한다.
세그먼트 동기 검출부(44)는 라인 상관 제어신호에 응답하여 입력된 세그먼트 동기패턴 검출신호와 피드백 세그먼트 패턴 검출신호를 선택하는 선택기(44a)와, 상기 선택기(44a)에서 선택된 세그먼트 동기패턴 검출신호를 1 세그먼트, 즉 832 심볼클럭 지연시기는 지연기(44b)와, 상기 지연기(44b)를 통해 1 세그먼트 지연된 세그먼트 동기패턴 검출신호와 상기 세그먼트 동기패턴 검출부(42)에서 현재 제공된 세그먼트 동기패턴 검출신호를 비교하는 비교기(44c)와, 상기 비교기(44c)의 비교결과에 응답하여 상기 세그먼트 동기패턴 검출부에서 현재 제공된 세그먼트 동기패턴 검출신호를 도 7에 도시된 세그먼트 동기 검출신호(d)로 출력하고, 상기 세그먼트 동기 검출신호의 검출시에는 상기 선택기(44a)에 검출된 세그먼트 동기패턴 검출신호를 피드백시키고 상기 선택기(44a)가 피드백 세그먼트 동기패턴 검출신호를 선택하도록 제어하고, 상기 확인 카운터(46)의 리세트신호 발생시에는 상기 선택기가 현재 입력된 세그먼트 동기패턴 검출신호를 선택하도록 제어하는 로직출력부(44d)를 포함한다.
확인 카운터(46)는 상기 세그먼트 동기 검출부(44)로부터 제공되는 세그먼트 동기신호가 1세그먼트 동안에 단 1개만 존재할 경우에 카운트를 시작하고, 확인 카운트값을 초과하게 되면 세그먼트 동기신호 발생부(48)에 세그먼트 동기신호의 발생을 지시하는 신호를 제공한다.
만일 채널 노이즈 및 기타 사유로 세그먼트 동기 검출신호가 유실되면 1세그먼트 기간 중 세그먼트 동기 검출신호가 없게 되는 바, 이 경우에는 세그먼트 동기신호 검출부(44)의 로직 출력부(44d)에 리세트 신호를 제공한다.
즉, 확인 카운터(46)에서는 세그먼트 동기 검출신호를 카운트하여 그 카운트값이 소정 개수를 초과하면 세그먼트 동기신호의 회복으로 확인하고 세그먼트 동기신호 발생부(48)를 인에이블시켜서 도 7에 도시한 세그먼트 동기신호(e)가 발생되도록 한다.
세그먼트 동기신호 발생부(48)는 확인 카운터(46)로부터 인에이블신호가 제공되면 4심볼 클럭 구간을 가진 도 7의 세그먼트 동기신호(e)를 발생한다.
도 8은 세그먼트 동기패턴 검출부(42)의 다른 실시에를 나타낸다. 다른 실시예에서는 디지털 텔레비젼 수신장치가 차량과 같은 이동체에 설치되는 경우에는 데이터 신호가 채널 특성에 의해 위상이 180도 틀어지는 수가 있다. 이 경우에 세그먼트 동기패턴은 0-1-1-0으로 된다. 따라서, 1-0-0-1 패턴 또는 0-1-1-0 패턴을 동기패턴으로 검출하기 위하여 입출력 논리식은 다음과 같이 표현된다.
y(n)={x(n)ㆍ/x(n-1)ㆍ/x(n-2)ㆍx(n-3)}+{/x(n)ㆍx(n-1)ㆍx(n-2)ㆍ/x(n-3)}
즉, 세그먼트 동기패턴 검출부(42)는 6개의 1심볼 지연기들, 4개의 인버터들, 두 개의 앤드 게이트들, 하나의 오아 게이트를 포함한다.
도 9는 본 발명에 의한 세그먼트 동기 검출회로의 다른 실시예를 나타낸다. 다른 실시예는 복합 베이스밴드 데이터 신호의 최상위 비트를 검출하는 최상위 비트 검출부(50)와, 검출된 최상위 비트열로부터 세그먼트 패턴을 검출하는 세그먼트 동기패턴 검출부(52)와, 이전 세그먼트 동기패턴 검출신호의 누적 상관값과 현재 검출된 세그먼트 동기패턴 검출신호를 가산하여 세그먼트 동기 검출신호를 라인 상관성에 의해 검출하는 세그먼트 동기 검출부(54)와, 스레쉬 홀드에 응답하여 상기 세그먼트 동기 검출부(54)의 출력신호를 결정하는 스레쉬홀드 검출부(56)와, 상기 스레쉬 홀드 검출기(56)의 출력에 응답하여 세그먼트 동기신호를 발생하는 동기신호 발생부(58)를 포함한다.
즉, 다른 실시예는 일 실시예와 비교하면, 세그먼트 동기 검출부(44)와 확인 카운터(46) 대신에 세그먼트 동기 검출부(54)와 스레쉬홀드 검출부(56)로 구성된다. 세그먼트 동기 검출부(54)에서 라인 상관성을 이용하여 세그먼트 동기패턴 검출신호를 누적시키면 세그먼트 동기구간에서는 신호 레벨이 커지고, 그 외의 데이터 구간에서는 0으로 수렴하게 된다. 동기구간의 신호레벨이 스레쉬홀드 검출부(56)의 문턱치보다 커지면 스레쉬홀드 검출부(56)로부터 세그먼트 동기 검출신호가 출력된다. 이 세그먼트 동기 검출신호에 응답하여 세그먼트 동기신호 발생부(58)에서 세그먼트 동기신호를 발생하게 된다.
이상, 설명한 바와 같이 본 발명에서는 MSB, 즉 부호비트만을 검출하여 세그먼트 동기를 검출함으로서, 구성블록들이 1비트 방식으로 연결되므로 회로구성이 간단하여 사이즈가 줄어든다. 또한, 라인 축적방식이 아니므로 스레쉬홀드값 이상으로 축적할 필요가 없으므로 검출시간이 줄어든다. 그리고, 본 발명에서는 최상위 비트열만을 취하여 검출함으로 dc 오프셋이 ±5레벨 이하인 경우에는 dc 오프셋에 대해 매우 안정적이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 복합 베이스밴드 데이터 신호의 최상위 비트를 검출하는 최상위 비트 검출부;
    검출된 최상위 비트열로부터 세그먼트 동기패턴을 검출하는 세그먼트 패턴 검출부;
    이전 세그먼트 동기패턴 검출신호와 현재 검출된 세그먼트 동기패턴 검출신호를 비교하여 세그먼트 동기 검출신호를 라인 상관성에 의해 검출하는 세그먼트 동기 검출부;
    상기 세그먼트 동기 검출부의 출력에 응답하여 카운트동작을 수행하는 확인 카운터;
    상기 확인 카운터의 출력에 응답하여 세그먼트 동기신호를 발생하는 동기신호 발생부를 구비하는 것을 특징으로 하는 디지털 텔레비젼 수신장치의 세그먼트 동기 검출회로.
  2. 제 1 항에 있어서, 상기 세그먼트 동기패턴 검출부는
    상기 최상위 비트신호를 1심볼클럭 지연시키는 제 1 지연기;
    상기 제 1 지연기의 출력을 1심볼클럭 지연시키는 제 2 지연기;
    상기 제 2 지연기의 출력을 1심볼클럭 지연시키는 제 3 지연기;
    상기 제 1 지연기의 출력을 반전시키는 제 1 인버터;
    상기 제 2 지연기의 출력을 반전시키는 제 2 인버터;
    상기 제 1 지연기에 입력, 제 1 인버터의 출력, 제 2 인버터의 출력, 제 3 지연기의 출력을 논리곱하여 세그먼트 동기패턴 검출신호를 출력하는 앤드 게이트를 구비하는 것을 특징으로 하는 디지털 텔레비젼 수신장치의 세그먼트 동기 검출회로.
  3. 제 1 항에 있어서, 상기 세그먼트 동기패턴 검출부는
    "1001" 또는 "110" 비트열을 세그먼트 동기패턴으로 검출하는 것을 특징으로 하는 디지털 텔레비젼 수신장치의 세그먼트 동기 검출회로.
  4. 제 1 항에 있어서, 상기 세그먼트 동기 검출부는
    라인 상관 제어신호에 응답하여 입력된 세그먼트 동기패턴 검출신호와 피드백 세그먼트 동기패턴 검출신호를 선택하는 선택기;
    상기 선택기에서 선택된 세그먼트 동기패턴 검출신호를 1 세그먼트 지연시기는 지연기;
    상기 지연기를 통해 1 세그먼트 지연된 세그먼트 동기패턴 검출신호와 상기 세그먼트 동기패턴 검출기에서 현재 제공된 세그먼트 동기패턴 검출신호를 비교하는 비교기;
    상기 비교기의 비교결과에 응답하여 상기 세그먼트 동기패턴 검출부에서 현재 제공된 세그먼트 동기패턴 검출신호를 세그먼트 동기 검출신호로 출력하고, 상기 세그먼트 동기 검출신호의 검출시에는 상기 선택기에 검출된 세그먼트 동기패턴 검출신호를 피드백시키고 상기 선택기가 피드백 세그먼트 동기패턴 검출신호를 선택하도록 제어하고, 상기 확인 카운터의 리세트신호 발생시에는 상기 선택기가 현재 입력된 세그먼트 동기패턴 검출신호를 선택하도록 제어하는 로직출력부를 구비하는 것을 특징으로 하는 디지털 텔레비젼 수신장치의 세그먼트 동기 검출회로.
  5. 복합 베이스밴드 데이터 신호의 최상위 비트를 검출하는 최상위 비트 검출부;
    검출된 최상위 비트열로부터 세그먼트 동기패턴을 검출하는 세그먼트 동기패턴 검출부;
    이전 세그먼트 동기패턴 검출신호의 누적 상관값과 현재 검출된 세그먼트 동기패턴 검출신호를 가산하여 세그먼트 동기 검출신호를 라인 상관성에 의해 검출하는 세그먼트 동기 검출부;
    스레쉬 홀드에 응답하여 상기 세그먼트 동기 검출부의 출력신호를 결정하는 스레쉬홀드 검출기; 및
    상기 스레쉬 홀드 검출기의 출력에 응답하여 세그먼트 동기신호를 발생하는 동기신호 발생부를 구비하는 것을 특징으로 하는 디지털 텔레비젼 수신장치의 세그먼트 동기 검출회로.
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