KR20000042842A - 반도체 소자의 오버레이 마크 - Google Patents
반도체 소자의 오버레이 마크 Download PDFInfo
- Publication number
- KR20000042842A KR20000042842A KR1019980059134A KR19980059134A KR20000042842A KR 20000042842 A KR20000042842 A KR 20000042842A KR 1019980059134 A KR1019980059134 A KR 1019980059134A KR 19980059134 A KR19980059134 A KR 19980059134A KR 20000042842 A KR20000042842 A KR 20000042842A
- Authority
- KR
- South Korea
- Prior art keywords
- box
- sub
- vernier
- mother
- patterns
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
본 발명은 고집적화된 반도체 소자에서 셀 내부의 오정렬 상태를 오버레이 마크 만으로 용이하게 파악할 수 있는 반도체 소자의 오버레이 마크를 개시한다.
개시된 본 발명은, 제 1 패터닝 공정시 다이 외곽의 스크라이브 라인의 소정 위치에 배치되는 모 버니어와, 상기 제 1 패터닝 공정시 상기 모 버니어와 동시에 배치되며, 상기 모 버니어 일측에 소정 간격 및 소정 폭을 갖는 다수의 패턴으로 이루어지는 적어도 하나이상의 모 서브 박스와 제 2 패터닝 공정시 제 1 패터닝 공정과의 정렬 상태를 파악하기 위하여 상기 모 버니어 상에 배치되는 자 버니어, 및 상기 제 2 패터닝 공정시 상기 자 버니어와 동시에 배치되고, 상기 자 버니어 일측에 소정 간격 및 소정 폭을 갖는 다수의 패턴으로 이루어지며, 상기 모서브 박스를 이루는 패턴들과는 동일한 방향으로 배치되면서 상기 모 서브 박스를 이루는 패턴들의 간격 및 폭보다는 작은 간격 및 폭을 갖는 자 서브 박스를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 오버레이 마크에 관한 것으로, 보다 구체적으로는 렌즈 수차에 의하여 셀내의 패턴들이 쉬프트되어 형성되는 것을 방지할 수 있는 반도체 소자의 오버레이 마크에 관한 것이다.
일반적으로 오버레이 마크(overlay mark)는 전스텝에서 형성되는 패턴과 후스텝에서 형성되는 패턴이 원하는 위치에 제대로 형성되었는지 확인하기 위한 패턴으로, 오버레이 마크는 다이 외곽의 스크라이브 라인에 배치된다. 대체로, 오버레이 마크는 다이 모서리 부분에 해당하는 스크라이브 라인에 배치된다.
이러한 오버레이 마크는 도 1에 도시된 바와 같이, 기판에 일차적으로 패터닝되는 아우터 박스(1)와, 아우터 박스(1) 상부에 이차적으로 패터닝되는 이너 박스(2)로 이루어진다.
이때, 마스크 패턴이 제대로 정렬되는지의 확인은 이너 박스(2)와 아우터 박스(1)간의 상하좌우 거리를 측정하여, 좌우간의 거리(x1,x2)가 서로 동일한지 및 상하간의 거리(y1,y2)간의 거리가 서로 동일한지를 조사한다. 이에따라, 마스크 패턴이 어느쪽으로 치우쳐 배치되어 있는지를 용이하게 파악할 수 있다.
그러나, 반도체 소자의 집적도가 높아지고, 셀내의 패턴 선폭이 감소됨에 따라, 오버레이 마크는 바르게 정렬되는데 반하여, 셀내의 패턴은 원하는 위치에 형성되지 못하는 경우가 발생한다. 이는 노광 장비의 렌즈 수차 중 코마(comma) 수차의 영향으로 발생되는 것으로, 즉, 셀(다이) 외곽의 스크라이브 라인에는 패턴이 드물게 배치되어, 오버레이 마크가 용이하게 형성되나, 셀 내부에는 패턴이 조밀하게 형성되므로, 셀 외곽의 오버레이 마크는 바르게 정렬,배치되었더라도, 셀 내의 패턴은 일측으로 쉬프트되어 형성된다.
이와같이 패턴이 쉬프트되는 방향에 따라, 포지티브(positive) 코마 현상과 네가티브(negative) 코마 현상으로 나눌수 있다. 그중, 포지티브 코마 현상은 패턴이 바깥쪽으로 쉬프트 되는 현상이고, 네가티브 코마 현상은 패턴이 내측으로 쉬프트되는 현상이다.
이러한 코마 현상으로 인하여, 공정자는 오버레이 마크만으로 셀내의 패턴이 제대로 형성되었는지 파악하기 힘들게 되어, 공정을 원활하게 진행하기 어렵고, 페턴의 형성 상태를 파악하기 위하여는 디프로세스 공정을 진행하여야 하는 번거러움이 존재한다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 고집적화된 반도체 소자에서 셀 내부의 오정렬 상태를 오버레이 마크 만으로 용이하게 파악할 수 있는 반도체 소자의 오버레이 마크를 제공하는 것이다.
도 1은 종래의 오버레이 마크를 나타낸 평면도
도 2a는 본 발명에 따른 오버레이 마크의 아우터 박스를 나타낸 평면도.
도 2b는 본 발명에 따른 오버레이 마크의 이너 박스를 나타낸 평면도.
(도면의 주요 부분에 대한 부호의 설명)
10 : 모 버니어 12 : 제 1 모 서브 박스
14 : 제 2 모 서브 박스 20 : 자 버니어
22 : 제 1 자 서브 박스 22 : 제 2 자 서브 박스
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 본 발명은 제 1 패터닝 공정시 다이 외곽의 스크라이브 라인의 소정 위치에 배치되는 모 버니어와, 상기 제 1 패터닝 공정시 상기 모 버니어와 동시에 배치되며, 상기 모 버니어 일측에 소정 간격 및 소정 폭을 갖는 다수의 패턴으로 이루어지는 적어도 하나이상의 모 서브 박스와 제 2 패터닝 공정시 제 1 패터닝 공정과의 정렬 상태를 파악하기 위하여 상기 모 버니어 상에 배치되는 자 버니어, 및 상기 제 2 패터닝 공정시 상기 자 버니어와 동시에 배치되고, 상기 자 버니어 일측에 소정 간격 및 소정 폭을 갖는 다수의 패턴으로 이루어지며, 상기 모서브 박스를 이루는 패턴들과는 동일한 방향으로 배치되면서 상기 모 서브 박스를 이루는 패턴들의 간격 및 폭보다는 작은 간격 및 폭을 갖는 자 서브 박스를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 오버레이 마크 형성시, 자 버니어 및 모 버니어 일측에 조밀한 크기의 패턴 그룹을 설치하여, 버니어가 설치되는 환경을 셀 내부의 환경과 유사하게 조성한다. 이에따라 고집적 반도체 소자에서 오버레이 마크의 정렬만으로도 오정렬 정도를 용이하게 측정할 수 있다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a는 본 발명에 따른 오버레이 마크의 아우터 박스를 나타낸 평면도이고, 도 2b는 본 발명에 따른 오버레이 마크의 이너 박스를 나타낸 평면도이다.
먼저, 도 2a를 참조하여, 일차 패터닝 공정을 실시하기 위한 오버레이 마크의 아우터 박스는 사각판 형태의 모(母) 버니어(10)와, 모 버니어(10)의 일측에 조밀한 간격 및 폭을 가지고 배열된 수개의 패턴으로 이루어지는 제 1 및 제 2 모(母) 서브 박스(12,14)로 이루어진다.
이때, 모 버니어(10)는 종래와 동일하게 사각판 형태를 가진다. 또한, 제 1 모 서브 박스(12)는 세로 방향의 스트라이프 패턴들(12a)로 이루어지며, 이 패턴들(12a)은 그것의 선폭과 간격이 동일하다. 본 실시예에서는 예를들어, 세로 방향의 스트라이프 패턴들(12a)의 선폭 및 간격이 약 0.6㎛ 정도가 되도록 한다. 제 2 모 서브 박스(14)는 가로 방향의 스트라이프 패턴(14a)들로 이루어지며, 이 가로 방향의 스트라이프 패턴들 역시, 동일 선폭과 간격을 갖는다. 이때도, 상기 제 1 모 서브 박스(12)의 스트라이프 패턴과 마찬가지로, 가로 방향 스트라이프 패턴(14a)의 선폭 및 간격도 약 0.6㎛ 정도가 되도록 한다.
다음으로 이차 패터닝 공정을 실시하기 위한 오버레이 마크의 이너 박스는, 도 2b에 도시된 바와 같이, 사각판 형태를 취하며 상기 모 버니어(10)보다는 작은 크기를 갖는 자(子) 버니어(20)와, 자 버니어(20) 일측에 상기 제 1 및 제 2 모 서브 박스를 구성하는 패턴보다 더 조밀한 간격 및 폭을 가진 수개의 패턴이 배열되어 있는 제 1 및 제 2 자(子) 서브 박스(22,24)로 이루어진다.
이때, 제 1 자 서브 박스(22)는 세로 방향으로 배열된 제 1 스트라이프 패턴들(22a)과, 제 1 스트라이프 패턴보다는 짧은 길이를 갖으며 직사각형 형태로 배열된 콘택 패턴들(22b)로 구성된다. 이때, 제 1 자 서브 박스(22)에 배치된 세로 방향의 스트라이프 패턴들(22a)은 상기 제 1 모 서브 박스(12a)에 배치된 세로 방향의 스트라이프 패턴들보다 짧은 길이를 가지며, 이들은 약 0.18㎛ 선폭 및 간격을 갖는 그룹(22a-1)과, 약 0.22㎛ 선폭 및 간격을 갖는 그룹(22a-2)를 갖는다. 또한, 콘택 패턴들(22a)도 0.2㎛의 선폭 및 간격을 갖는 제 1 그룹(22b-1)과 0.25㎛의 선폭 및 간격을 갖는 제 2 그룹(22b-2)을 포함한다.
제 2 자 서브 패턴(24)은 가로 방향으로 배열된 제 1 스트라이프 패턴들(24a)과, 제 1 스트라이프 패턴보다는 짧은 길이를 갖으며 직사각형 형태로 배열된 콘택 패턴들(24b)로 구성된다. 이때, 제 2 자 서브 박스(24)에 배치된 가로 방향의 스트라이프 패턴들(24a)은 상기 제 2 모 서브 박스(14a)에 배치된 세로 방향의 스트라이프 패턴들보다 짧은 길이를 가지며, 이들은 약 0.18㎛ 선폭 및 간격을 갖는 그룹(24a-1)과, 약 0.22㎛ 선폭 및 간격을 갖는 그룹(24a-2)를 갖는다. 또한, 콘택 패턴들(24a)도 0.2㎛의 선폭 및 간격을 갖는 제 1 그룹(24b-1)과 0.25㎛의 선폭 및 간격을 갖는 제 2 그룹(24b-2)을 포함한다.
여기서, 버니어(10) 일측에 가로 방향 및 세로 방향 스트라이프 패턴으로 형성된 서브 박스를 형성하는 것은, 오버레이 마크가 형성되는 스크라이브 라인의 환경을 셀 내부와 비슷한 환경으로 만들어 주기 위함이다.
즉, 다이의 외곽, 즉 다이의 스크라이브 라인에 설치되는 모,자 버니어(10) 일측에 조밀하게 예를들어, 셀 내부와 같은 미세 간격으로 패턴이 형성된 서브 박스를 형성하므로써, 오버레이 마크가 배치되는 부분과 셀 내부의 상태를 유사하게 한다.
상기의 서브 박스를 구성하는 스트라이프 패턴들 및 콘택 패턴들은 오버레이 마크가 형성되는 부분의 환경을 셀 내부와 비슷하게 만들어주는 것이므로, 그 형태에 구애받지 않는다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 오버레이 마크 형성시, 자 버니어 및 모 버니어 일측에 조밀한 크기의 패턴 그룹을 설치하여, 버니어가 설치되는 환경을 셀 내부의 환경과 유사하게 조성한다.
이에따라 고집적 반도체 소자에서 오버레이 마크의 정렬만으로도 오정렬 정도를 용이하게 측정할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (1)
- 제 1 패터닝 공정시 다이 외곽의 스크라이브 라인의 소정 위치에 배치되는 모 버니어;상기 제 1 패터닝 공정시 상기 모 버니어와 동시에 배치되며, 상기 모 버니어 일측에 소정 간격 및 소정 폭을 갖는 다수의 패턴으로 이루어지는 적어도 하나이상의 모 서브 박스;제 2 패터닝 공정시 제 1 패터닝 공정과의 정렬 상태를 파악하기 위하여 상기 모 버니어 상에 배치되는 자 버니어; 및상기 제 2 패터닝 공정시 상기 자 버니어와 동시에 배치되고, 상기 자 버니어 일측에 소정 간격 및 소정 폭을 갖는 다수의 패턴으로 이루어지며, 상기 모서브 박스를 이루는 패턴들과는 동일한 방향으로 배치되면서 상기 모 서브 박스를 이루는 패턴들의 간격 및 폭보다는 작은 간격 및 폭을 갖는 자 서브 박스를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 마크.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059134A KR20000042842A (ko) | 1998-12-28 | 1998-12-28 | 반도체 소자의 오버레이 마크 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980059134A KR20000042842A (ko) | 1998-12-28 | 1998-12-28 | 반도체 소자의 오버레이 마크 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000042842A true KR20000042842A (ko) | 2000-07-15 |
Family
ID=19566095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980059134A KR20000042842A (ko) | 1998-12-28 | 1998-12-28 | 반도체 소자의 오버레이 마크 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000042842A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100887019B1 (ko) * | 2007-06-11 | 2009-03-04 | 주식회사 동부하이텍 | 다중 오버레이 마크를 갖는 마스크 |
-
1998
- 1998-12-28 KR KR1019980059134A patent/KR20000042842A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100887019B1 (ko) * | 2007-06-11 | 2009-03-04 | 주식회사 동부하이텍 | 다중 오버레이 마크를 갖는 마스크 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970010666B1 (ko) | 반도체 소자의 패턴 중첩오차 측정방법 | |
| KR19980030438A (ko) | 반도체 버어니어 구조 및 그것을 이용한 오버레이 정확도 측정방법 | |
| US9097989B2 (en) | Target and method for mask-to-wafer CD, pattern placement and overlay measurement and control | |
| CN111312691A (zh) | 一种套刻对准标记结构、套刻对准测量方法及半导体器件 | |
| US6661105B2 (en) | Alignment mark structure | |
| EP1128215B1 (en) | Semiconductor wafer with alignment mark sets and method of measuring alignment accuracy | |
| US6878506B2 (en) | Method for manufacturing semiconductor device | |
| US9291903B2 (en) | Forming method and substrate | |
| KR20080005717A (ko) | 반도체 소자의 정렬 키 | |
| KR20000042842A (ko) | 반도체 소자의 오버레이 마크 | |
| US7136520B2 (en) | Method of checking alignment accuracy of patterns on stacked semiconductor layers | |
| CN111948919B (zh) | 光刻标记、对准标记及对准方法 | |
| US5853927A (en) | Method of aligning a mask in photolithographic process | |
| JP2000010254A (ja) | ハーフトーン型位相シフトマスク及び合わせずれ測定マークの測定方法 | |
| KR20090076141A (ko) | 정렬 오버레이 통합 마크 | |
| KR20040003936A (ko) | 반도체 소자의 얼라인 마크 | |
| TWI817438B (zh) | 重疊標記 | |
| CN106981435B (zh) | 一种光刻检查图形结构 | |
| KR960014961B1 (ko) | 반도체 장치의 제조 방법 | |
| US20230378082A1 (en) | Overlay mark | |
| KR20020052464A (ko) | 반도체소자의 중첩정밀도 측정마크 | |
| CN116960110A (zh) | 重叠标记 | |
| CN116259608A (zh) | 套刻标记结构及其形成方法 | |
| KR20120067129A (ko) | 오버레이 버니어 및 이를 이용한 오버레이 측정 방법 | |
| KR20100039037A (ko) | 반도체 소자의 오버레이 버니어 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |