KR20000042813A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

콘택홀과 그 위에 형성되는 패턴과의 오버랩 마진을 확보할 수 있는 반도체 장치의 제조 방법이 개시되어 있다. 반도체 기판의 상부에 절연층을 침적한 후, 절연층을 식각하여 반도체 기판의 도전성 영역을 노출시키는 콘택홀을 형성한다. 결과물의 상부에 도전층을 침적하여 콘택홀을 매립한 후, 화학 물리적 연마 공정으로 도전층 및 절연층을 식각하여 콘택홀의 입구 크기를 감소시킨다. 따라서, 콘택홀의 위에 형성되는 패턴이 콘택홀을 완전히 커버할 수 있다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 콘택홀과 그 위에 형성되는 패턴과의 오버랩 마진을 확보할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 집적 회로들은 일련의 마스킹 층들을 패터닝함으로써 제조되는데 연속적인 층들 상에서의 형상(feature)들은 서로 공간적인 관계를 갖는다. 따라서, 제조 공정의 한 부분으로서 각 레벨은 이전 레벨에 얼라인(align)되어야 한다. 즉, 사진 공정 중 새로 형성할 마스크의 패턴은 이전 단계에서 웨이퍼 상에 형성된 패턴에 얼라인되어야 한다. 특히, 반도체 장치가 고집적화됨에 따라 전(前 )공정 또는 후속 공정이 형성되는 소정 패턴과의 미스얼라인 마진이 중요한 이슈로 대두되고 있는데, 디자인-룰이 감소되는 셀 어레이 영역 내의 콘택홀과 그 위에 형성되는 패턴과의 오버랩 마진이 감소하여 제품의 불량을 일으키는 요인이 되고 있다.
도 1은 종래 방법에 의한 반도체 장치의 셀 영역을 도시한 단면도이다.
도 1을 참조하면, 필드 산화막(12)에 의해 활성 영역 및 필드 영역이 구분되어진 반도체 기판(10)의 상부에 게이트 전극과 소오스/드레인 영역을 갖는 트랜지스터(도시하지 않음)가 형성된다.
트랜지스터를 포함한 기판(10)의 상부에는 소오스/드레인 영역들을 각각 노출시키는 셀프-얼라인 콘택을 갖는 절연층(도시하지 않음)이 형성된다. 셀프-얼라인 콘택의 상부에는 불순물이 도핑된 폴리실리콘으로 이루어진 패드 도전층(14)들이 형성된다. 패드 도전층(14)는 그 위에 형성되는 비트라인 콘택홀과 매몰 콘택홀의 애스펙트비(aspect ratio)를 감소시키는 역할을 한다.
패드 도전층(14)을 포함한 기판(10)의 상부에는 제1 층간 절연막(15)을 개재하여 비트라인(16)이 형성된다. 비트라인(16)은 제1 층간 절연막(15)에 형성된 비트라인 콘택홀(도시하지 않음)을 통해 트랜지스터의 드레인 영역 상에 형성된 패드 도전층(14)에 접속된다.
비트라인(16)을 포함한 기판(10)의 상부에는 BPSG와 같은 절연 물질로 이루어진 제2 층간 절연막(18)이 형성된다. 제2 층간 절연막(18)은 비트라인(16)과 캐패시터의 스토리지 전극을 절연시키는 역할을 하며, 트랜지스터의 소오스 영역을 노출시키는 매몰 콘택홀(20)을 갖는다. 제2 층간 절연막(18)의 상부에는 매몰 콘택홀(20)을 통해 트랜지스터의 소오스 영역 상에 형성된 패드 도전층(14)에 접속되는 캐패시터의 스토리지 전극(22)이 형성된다. 도시하지는 않았으나, 스토리지 전극(22)의 상부에는 유전체층 및 플레이트 전극이 순차적으로 적층되어 캐패시터를 형성한다.
상술한 종래 방법에 의하면, 사진 공정 및 식각 공정의 한계로 인하여 캐패시터의 스토리지 전극의 하부에 형성되는 매몰 콘택홀의 크기를 어느 수준 이하로 줄이기가 어렵기 때문에, 셀의 집적도를 증가시키기 위하여 스토리지 전극의 패턴을 줄이게 되면 도 1의 "A"와 같이 매몰 콘택홀의 입구에서 스토리지 전극이 완전히 커버되지 못해 누설 전류가 발생하게 된다.
따라서, 본 발명의 목적은 콘택홀과 그 위에 형성되는 패턴과의 오버랩 마진을 확보할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 반도체 장치의 셀 영역을 도시한 단면도이다.
도 2는 본 발명의 바람직한 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 필드 산화막
104 : 패드 도전층 105 : 제1 층간 절연막
106 : 비트라인 108 : 제2 층간 절연막
110 : 매몰 콘택홀 111 : 도전층
112 : 스토리지 전극
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 절연층을 침적하는 단계; 상기 절연층을 식각하여 상기 반도체 기판의 도전성 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 결과물의 상부에 도전층을 침적하여 상기 콘택홀을 매립하는 단계; 및 화학 물리적 연마(chemical mechanical polishing; CMP) 공정으로 상기 도전층 및 절연층을 식각하여 상기 콘택홀의 입구 크기를 감소시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 도전층을 침적하는 단계 전에, 콘택홀이 형성된 결과물의 상부에 질화막을 침적하는 단계, 및 질화막을 건식 식각하는 단계를 더 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명의 바람직한 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(100)의 상부에 통상의 소자분리 공정을 실시하여 기판(100)을 활성 영역과 필드 영역으로 구분하기 위한 필드 산화막(102)을 형성한다. 이어서, 기판(100)의 액티브 영역의 상부에 게이트 절연막, 게이트 전극 및 소오스/드레인 영역을 갖는 트랜지스터(도시하지 않음)를 형성한다.
트랜지스터가 형성된 기판(100)의 상부에 절연층(도시하지 않음)을 침적하고 이를 이방성 식각하여 트랜지스터의 소오스/드레인 영역들을 각각 노출시키는 셀프-얼라인 콘택을 형성한다. 결과물의 상부에 도핑된 폴리실리콘을 침적하고 이를 사진식각 공정으로 패터닝하여 셀프-얼라인 콘택을 통해 트랜지스터의 소오스/드레인 영역들에 각각 접속되는 패드 도전층(104)들을 형성한다.
패드 도전층(104)이 형성된 결과물의 상부에 산화물과 같은 절연 물질을 침적하여 트랜지스터와 후속 공정에서 형성될 비트라인을 절연시키기 위한 제1 층간 절연막(105)을 형성한다. 사진식각 공정을 통해 제1 층간 절연막(105)을 식각하여 트랜지스터의 드레인 영역에 접속된 패드 도전층(104)을 노출시키는 비트라인 콘택홀(도시하지 않음)을 형성한다. 결과물의 상부에 도핑된 폴리실리콘 또는 폴리사이드를 침적하고 이를 사진식각 공정으로 패터닝하여 비트라인 콘택홀을 통해 트랜지스터의 드레인 영역 상에 형성된 패드 도전층(104)에 접속되는 비트라인(106)을 형성한다.
비트라인(106)이 형성된 결과물의 상부에 BPSG와 같은 절연 물질을 침적하여 비트라인(106)과 후속 공정에서 형성될 캐패시터의 스토리지 전극을 절연시키기 위한 제2 층간 절연막(108)을 형성한다. 사진식각 공정을 통해 제2 층간 절연막(108)을 식각하여 트랜지스터의 소오스 영역에 접속된 패드 도전층(104)을 노출시키는 매몰 콘택홀(110)을 형성한다. 이때, 매몰 콘택홀(110)은 그 입구 부분에서 약간의 기울기를 가지면서 밑부분이 윗부분보다 작게 형성된다.
매몰 콘택홀(110)이 형성된 결과물의 상부에 도전층(111), 예컨대 도핑된 폴리실리콘층을 1000∼1500Å의 두께로 침적하여 매몰 콘택홀(110)을 매립시킨다. 여기서, 도전층(111)을 침적하기 전에, 질화막을 얇게 침적한 후 건식 식각하여 매몰 콘택홀(110)의 측벽에 질화막 스페이서를 형성할 수도 있다.
이어서, 화학 물리적 연마 공정으로 도전층(111) 및 제2 층간 절연막(108)을 소정 두께만큼 식각함으로써 매몰 콘택홀(110)의 입구 크기를 감소시킨다. 이때, 제2 층간 절연막(108)의 식각량은 제2 층간 절연막(108)을 어느 정도의 두께로 침적했는가에 따라 달라진다. 또한, 식각량이 많을수록 매몰 콘택홀(110)의 입구를 더 작게 만들 수 있다.
이어서, 결과물의 상부에 도핑된 폴리실리콘을 침적하고 이를 사진식각 공정으로 패터닝하여 캐패시터의 스토리지 전극(112)을 형성한다. 계속해서, 도시하지는 않았으나, 유전체층 및 플레이트 전극을 순차적으로 형성하여 캐패시터를 완성한다.
상술한 바와 같이 본 발명에 의하면, 콘택홀을 형성한 후 도전층을 얇게 침적하여 콘택홀을 매립시키고 화학 물리적 연마 공정에 의해 콘택홀의 입구 부위를 식각함으로써 콘택홀의 입구 크기를 줄일 수 있다. 따라서, 콘택홀의 위에 형성되는 패턴이 콘택홀을 완전히 커버하게 되므로 콘택홀과 패턴과의 오버랩 마진을 확보할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (2)

  1. 반도체 기판의 상부에 절연층을 침적하는 단계;
    상기 절연층을 식각하여 상기 반도체 기판의 도전성 영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 결과물의 상부에 도전층을 침적하여 상기 콘택홀을 매립하는 단계; 및
    화학 물리적 연마 공정으로 상기 도전층 및 절연층을 식각하여 상기 콘택홀의 입구 크기를 감소시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 도전층을 침적하는 단계 전에, 상기 콘택홀이 형성된 결과물의 상부에 질화막을 침적하는 단계, 및 상기 질화막을 건식 식각하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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