KR20000042454A - Method for silicon on insulator of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 기술에 관한 것으로, 특히 몸체 접촉 이중막 실리콘(silicon on insulator, SOI) 반도체 소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly to a method for manufacturing a body contact double layer silicon (SOI) semiconductor device.
반도체 집적 회로의 고집적화, 고속화 및 저전력화 추세가 가속되고 있으며, 이러한 특성을 얻기 위한 과정에서 발생하는 문제점들을 해결할 수 있는 방법들도 꾸준히 제시되고 있다. 최근에 그 많은 대안들 중에 실리콘 기판/매몰 산화막(buried oxide)/상부 실리콘층으로 이루어진 SOI 웨이퍼를 이용하여 반도체 소자를 제조하는 기술이 주목을 받고 있다.The trend toward higher integration, higher speed, and lower power consumption in semiconductor integrated circuits is accelerating, and methods that can solve the problems occurring in the process of obtaining these characteristics are steadily proposed. Recently, among many of the alternatives, a technique for manufacturing a semiconductor device using an SOI wafer made of a silicon substrate / buried oxide / top silicon layer has been attracting attention.
SOI 웨이퍼를 이용하여 제조된 SOI 소자는 통상의 벌크(bulk) 웨이퍼를 이용하여 제조된 반도체 소자에 비해 작은 접합 정전용량(junction capacitance)에 따른 고속화, 메모리 소자에서 알파 입자(α-particle)에 의한 소프트 에러(soft error)의 감소 등의 장점을 갖고 있다. 또한, 웰(well) 형성 없이 소자의 제작이 가능함에 따라 집적도의 향상을 기할 수 있는 장점이 있다.SOI devices fabricated using SOI wafers are faster due to smaller junction capacitance than semiconductor devices fabricated using conventional bulk wafers, and due to alpha particles in the memory devices. This has the advantage of reducing soft errors. In addition, as the device can be manufactured without forming a well, there is an advantage that the degree of integration can be improved.
또한, SOI 소자는 소자 분리가 용이하여 보다 속도가 향상된 소자 구조가 제안되었는데, 그 중의 하나가 게이트와 몸체(body)가 연결되는 DT-MOSFET(dynamic threshold metal-oxide-semiconductor field effect transistor)이다. 그런데, DT-MOSFET은 게이트와 몸체(기판)가 연결됨에 따른 여러 가지 소자 특성 및 공정 상의 어려움을 가지고 있으며, 또한 소자 크기의 증대가 수반되는 문제점이 있었다.In addition, an SOI device has been proposed to improve the device speed due to easy device separation. One of them is a dynamic threshold metal-oxide-semiconductor field effect transistor (DT-MOSFET) having a gate and a body connected thereto. However, the DT-MOSFET has various device characteristics and process difficulties as the gate and the body (substrate) are connected, and there is a problem that the increase in device size is accompanied.
첨부된 도면 도 1 및 도 2는 종래기술에 따른 SOI DT-MOSFET 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1 and 2 illustrate a manufacturing process of a SOI DT-MOSFET according to the prior art, which will be described below with reference to the drawing.
먼저, 도 1을 참조하면, 실리콘 기판(10), 매몰 산화막(15), 상부 실리콘층(11)으로 이루어진 SOI 웨이퍼의 상부 실리콘 기판(11)에 소자 분리막(20)을 형성한 후, 게이트 산화막(21) 및 게이트 전극(30)을 차례로 형성한다. 도 1의 (a)는 평면도를, 도 1의 (b)는 단면(A-A')도를, 도 1의 (c)는 단면(B-B')도를 각각 도시한 것이다.First, referring to FIG. 1, after the device isolation layer 20 is formed on the upper silicon substrate 11 of the SOI wafer including the silicon substrate 10, the buried oxide film 15, and the upper silicon layer 11, the gate oxide film is formed. 21 and the gate electrode 30 are sequentially formed. FIG. 1A is a plan view, FIG. 1B is a cross-sectional view A-A ', and FIG. 1C is a cross-sectional view B-B'.
다음으로, 도 2를 참조하면, 이온주입 공정을 통해 소오스/드레인(16) 및 몸체 접촉을 위한 접합영역(17)을 형성하고, 전체구조 상부에 층간절연막(22)을 형성한 다음, 이를 관통하여 소오스/드레인(16)에 콘택되는 금속 전극(40A) 및 게이트 전극(30) 및 몸체 접촉을 위한 접합영역(17)에 콘택되는 금속 전극(40b)을 형성한다. 역시 도 2의 (a)는 평면도를, 도 2의 (b)는 단면(A-A')도를, 도 1의 (c)는 단면(B-B')도를 각각 나타낸 것이며, 도면 부호 '45a' 및 '45b'는 각각 소오스/드레인(16) 및 몸체 접촉을 위한 접합영역(17)에의 콘택을 위한 콘택홀을 나타낸 것이다.Next, referring to FIG. 2, a junction region 17 for contacting the source / drain 16 and the body is formed through an ion implantation process, an interlayer insulating layer 22 is formed on the entire structure, and then penetrated. The metal electrode 40A which contacts the source / drain 16 and the metal electrode 40b which contact the gate electrode 30 and the junction area 17 for body contact are formed. 2 (a) is a plan view, FIG. 2 (b) is a cross-sectional view (A-A '), and FIG. 1 (c) is a cross-sectional view (B-B'). '45a' and '45b' represent contact holes for contact to the junction / 17 for source / drain 16 and body contact, respectively.
상기와 같은 공정을 통해 제조된 종래의 SOI DT-MOSFET는 몸체 접촉을 위한 접합영역(17)과 게이트 전극(30)이 금속 전극(40b)을 통해 상호 연결되므로, 별도의 콘택홀(45b)이 형성될 공간이 필요하여, 몸체 접촉(body contact)을 형성하지 않는 SOI 소자에 비해 소자의 크기가 큰 단점이 있다. 또한, 실제 소자의 크기가 게이트 전극(30)과 활성영역에 의해 결정되므로, 게이트 전극(30)과 활성영역을 정의할 때 오정렬(mis-alignment)이 생기면 소자의 크기가 변하게 되는 문제점이 있었다.In the conventional SOI DT-MOSFET manufactured through the above process, since the junction region 17 and the gate electrode 30 for body contact are interconnected through the metal electrode 40b, a separate contact hole 45b is formed. Since the space to be formed is required, the size of the device is larger than that of an SOI device that does not form a body contact. In addition, since the size of the actual device is determined by the gate electrode 30 and the active region, there is a problem in that the size of the device is changed when misalignment occurs when defining the gate electrode 30 and the active region.
본 발명은 소자의 레이아웃 크기를 감소시킬 수 있으며, 공정 진행 중 오정렬에 의한 소자 크기의 변화를 억제할 수 있는 몸체 접촉 이중막 실리콘 반도체 소자 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a body contact double layer silicon semiconductor device capable of reducing the layout size of a device and suppressing a change in device size due to misalignment during a process.
도 1 및 도 2는 종래기술에 따른 SOI DT-MOSFET 제조 공정도.1 and 2 are a process diagram of manufacturing a SOI DT-MOSFET according to the prior art.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 SOI DT-MOSFET 제조 공정도.3 to 6 are SOI DT-MOSFET manufacturing process according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 명칭* Names of symbols for main parts of the drawings
110 : 실리콘 기판 111 : 상부 실리콘층110: silicon substrate 111: upper silicon layer
115 : 매몰 절연막 116 : 소오스/드레인115: investment insulating film 116: source / drain
121 : 게이트 산화막 122 : 층간절연막121: gate oxide film 122: interlayer insulating film
131 : 게이트 전극용 제1 전도막131: first conductive film for the gate electrode
132 : 게이트 전극용 제2 전도막132: second conductive film for the gate electrode
117 : 몸체 접촉을 위한 접합영역117: junction area for body contact
140a, 140b : 금속 전극140a, 140b: metal electrode
145a : 소오스/드레인에의 콘택을 위한 콘택홀145a: contact hole for contact to source / drain
145b : 몸체 접촉을 위한 접합영역에의 콘택을 위한 콘택홀145b: contact hole for contact to the junction area for body contact
상기 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 몸체 접촉 이중막 실리콘 반도체 소자 제조방법은, 이중막 실리콘 웨이퍼의 상부 실리콘층의 소오스/드레인 영역 및 채널 영역을 일정 깊이만큼 선택 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 게이트 절연막 및 게이트 전극용 제1 전도막을 매립하는 단계; 전체구조 상부에 게이트 전극용 제2 전도막을 형성하는 단계; 게이트 전극 마스크를 사용하여 상기 제2 전도막, 상기 제1 전도막 및 상기 상부 실리콘층을 선택 식각하여 게이트 전극을 패터닝하되, 상기 게이트 절연막이 식각 정지층으로 작용하도록 하여 메사 구조를 형성하는 단계; 소오스/드레인을 형성하는 단계; 상기 트렌치 영역과 일정 거리 이격된 상기 상부 실리콘층에 상기 제2 전도막과 콘택되는 몸체 접촉을 위한 접합영역을 형성하는 단계; 및 상기 트렌치 영역과 일정 거리 이격된 영역의 상기 제2 전도막에 콘택되는 금속 전극을 형성하는 단계를 포함하여 이루어진다.In accordance with an aspect of the present invention, there is provided a method of manufacturing a characteristic body-contact double-layer silicon semiconductor device provided by the present invention, by selectively etching a source / drain region and a channel region of an upper silicon layer of a double-layer silicon wafer to a predetermined depth. Forming; Embedding a gate insulating film and a first conductive film for a gate electrode in the trench; Forming a second conductive film for the gate electrode on the entire structure; Forming a mesa structure by selectively etching the second conductive layer, the first conductive layer, and the upper silicon layer using a gate electrode mask to pattern the gate electrode, wherein the gate insulating layer serves as an etch stop layer; Forming a source / drain; Forming a junction region for contacting the body with the second conductive layer in the upper silicon layer spaced apart from the trench region by a predetermined distance; And forming a metal electrode contacting the second conductive film in a region spaced a predetermined distance from the trench region.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 3 내지 도 6은 본 발명의 일 실시예에 따른 SOI DT-MOSFET 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.3 to 6 illustrate an SOI DT-MOSFET manufacturing process according to an embodiment of the present invention, which will be described below with reference to the drawings.
우선 도 3을 참조하면, 실리콘 기판(110), 매몰 산화막(115), 상부 실리콘 기판(111)으로 이루어진 SOI 웨이퍼를 준비하고, 그 상부 실리콘층(111)의 소오스/드레인 형성 영역(채널 영역 포함)을 소정 깊이만큼 선택 식각하여 트렌치를 형성하고, 전체구조 상부에 게이트 산화막(121) 및 게이트 전극용 제1 전도막(131)을 차례로 형성한다. 이때, 게이트 전극용 제1 전도막(131)으로 폴리실리콘, 비정질실리콘, 실리사이드 또는 이들의 적층 구조를 이용할 수 있다. 도 3의 (a)는 트렌치의 레이아웃을 도시한 것이며, 도 3의 (b)는 도 3의 (a)에서 A-A' 절단면에 따른 단면을, 도 3의 (c)는 B-B' 절단면에 따른 단면을 각각 도시한 것이다.First, referring to FIG. 3, an SOI wafer including a silicon substrate 110, an buried oxide film 115, and an upper silicon substrate 111 is prepared, and source / drain formation regions (including channel regions) of the upper silicon layer 111 are prepared. ) Is selectively etched to a predetermined depth to form a trench, and a gate oxide film 121 and a gate electrode first conductive film 131 are sequentially formed on the entire structure. In this case, polysilicon, amorphous silicon, silicide, or a stacked structure thereof may be used as the first conductive layer 131 for the gate electrode. (A) of FIG. 3 illustrates the layout of the trench, (b) of FIG. 3 is a cross section taken along the AA ′ cutting plane in FIG. 3 (a), and FIG. 3 (c) is a cross section taken along the BB ′ cutting plane. Will be shown respectively.
다음으로, 도 4를 참조하면, 화학·기계적 연마(CMP) 공정(또는 에치-백(etch-back) 공정)을 거쳐 트렌치 내에만 게이트 전극용 제1 전도막(131)과 게이트 산화막(121)이 잔류하도록 한 다음, 전체구조 상부에 게이트 전극용 제2 전도막(132)을 증착한다. 게이트 전극용 제2 전도막(132)으로 폴리실리콘, 비정질실리콘, 실리사이드, 금속 또는 이들의 적층 구조를 이용할 수 있다. 도 4의 (a)는 트렌치의 레이아웃을 도시한 것이며, 도 4의 (b)는 도 4의 (a)에서 A-A' 절단면에 따른 단면을, 도 4의 (c)는 B-B' 절단면에 따른 단면을 각각 도시한 것이다.Next, referring to FIG. 4, the first conductive film 131 and the gate oxide film 121 for the gate electrode are formed only in the trench through a chemical mechanical polishing (CMP) process (or an etch-back process). After this, the second conductive film 132 for the gate electrode is deposited on the entire structure. As the second conductive film 132 for the gate electrode, polysilicon, amorphous silicon, silicide, metal, or a stacked structure thereof may be used. Figure 4 (a) shows the layout of the trench, Figure 4 (b) is a cross-section along the AA 'cutting surface in Figure 4 (a), Figure 4 (c) is a cross section along the BB' cutting surface. Will be shown respectively.
계속하여, 도 5를 참조하면, 게이트 전극 마스크를 사용하여 게이트 전극용 제2 전도막(132), 게이트 전극용 제1 전도막(131) 및 상부 실리콘층(111)을 선택 식각하여 메사(mesa) 구조를 형성한다. 이때, 게이트 전극용 제2 전도막(132), 게이트 전극용 제1 전도막(131) 및 상부 실리콘층(111)에 대해서는 동일한 식각속도(etch rate)를 가지면서, 게이트 절연막(121)과는 식각 선택비가 큰 식각 조건을 사용하여 게이트 절연막(121)이 식각 정지층으로 작용하도록 한다. 도 5의 (a)는 트렌치와 게이트의 레이아웃을 도시한 것이며, 도 5의 (b)는 도 5의 (a)에서 A-A' 절단면에 따른 단면을, 도 5의 (c)는 B-B' 절단면에 따른 단면을 각각 도시한 것이다.5, the second conductive film 132 for the gate electrode, the first conductive film 131 for the gate electrode 131, and the upper silicon layer 111 are selectively etched using a gate electrode mask to form a mesa. ) Form a structure. In this case, the second conductive film 132 for the gate electrode, the first conductive film 131 for the gate electrode, and the upper silicon layer 111 have the same etch rate, and are different from the gate insulating film 121. The gate insulating layer 121 serves as an etch stop layer by using an etching condition having a large etching selectivity. FIG. 5A illustrates the layout of the trench and the gate, FIG. 5B illustrates a cross section taken along the AA ′ cutting surface of FIG. 5A, and FIG. 5C illustrates the BB ′ cutting surface. Each cross section is shown.
다음으로, 도 6을 참조하면, 상부 실리콘층(111)에 소오스/드레인(116) 및 몸체 접촉을 위한 접합영역(117)을 형성하고, 전체구조 상부에 층간절연막(122)을 형성하고 이를 선택 식각하여 소오스/드레인(116)에의 콘택을 위한 콘택홀(145a) 및 몸체 접촉을 위한 접합영역(117)에의 콘택을 위한 콘택홀(145b)을 형성한 후, 각각의 금속 전극(140a, 140b)을 형성한다. 이때, 몸체 접촉을 위한 접합영역(111)은 게이트 전극용 제2 전도막(132) 하부에 그와 콘택되도록 형성한다. 도 6의 (a)는 트렌치, 게이트, 금속 콘택홀 및 금속 전극의 레이아웃을 도시한 것이며, 도 6의 (b)는 도 6의 (a)에서 A-A' 절단면에 따른 단면을, 도 6의 (c)는 B-B' 절단면에 따른 단면을 각각 도시한 것이다.Next, referring to FIG. 6, the junction region 117 for contacting the source / drain 116 and the body is formed on the upper silicon layer 111, and the interlayer insulating layer 122 is formed on the entire structure and selected. After etching to form a contact hole 145a for contacting the source / drain 116 and a contact hole 145b for contacting the junction region 117 for body contact, the respective metal electrodes 140a and 140b are formed. To form. In this case, the junction region 111 for contacting the body is formed to contact the lower portion of the second conductive layer 132 for the gate electrode. FIG. 6A illustrates layouts of trenches, gates, metal contact holes, and metal electrodes, and FIG. 6B illustrates a cross section taken along a cutting line AA ′ in FIG. 6A. c) shows the cross section along the BB 'cutting plane, respectively.
본 실시예에 따라 형성된 SOI DT-MOSFET와 상기 도 2에 도시된 종래의 SOI DT-MOSFET를 비교하여 살펴보면, 우선 상기 도 2에 도시된 종래의 SOI DT-MOSFET는 게이트 전극용 전도막(30)과 몸체 접촉을 위한 접합영역(17)이 금속 전극(40b)을 통해 연결되므로 별도의 콘택홀(45)을 형성할 공간이 필요한데 반해, 상기 도 6에 도시된 SOI DT-MOSFET의 경우, 몸체 접촉을 위한 접합영역(117)이 게이트 전극용 제2 전도막(132)에 의해 게이트 전극용 제1 전도막(131)과 직접 콘택되어, 콘택 형성을 위한 공간이 필요 없어지게 되므로, 소자의 크기가 작아진다. 또한, 몸체 접촉을 위한 접합영역(117)을 포함하는 상부 실리콘층(111)의 패턴은 게이트 식각 공정에 의해 형성되므로, 소오스/드레인(116) 영역과 몸체 접촉을 위한 접합영역(117)이 항상 일정 거리만큼 이격되어 형성되므로, 이에 따라 게이트와 활성영역의 오정렬 여부에 관계없이 소자의 크기가 일정하게 되는 자기정렬 소자가 되어 공정에 따른 소자 특성의 변화가 적어지는 장점이 있다.When comparing the SOI DT-MOSFET formed according to the present embodiment with the conventional SOI DT-MOSFET shown in FIG. 2, first, the conventional SOI DT-MOSFET shown in FIG. 2 is a conductive film 30 for a gate electrode. Since the junction region 17 for contacting the body and the body is connected through the metal electrode 40b, a space for forming a separate contact hole 45 is required. In the case of the SOI DT-MOSFET shown in FIG. Since the junction region 117 for contact is directly contacted with the first conductive film 131 for the gate electrode by the second conductive film 132 for the gate electrode, the space for forming a contact is no longer needed. Becomes smaller. In addition, since the pattern of the upper silicon layer 111 including the junction region 117 for body contact is formed by a gate etching process, the junction region 117 for body contact with the source / drain 116 region is always Since they are formed to be spaced apart by a certain distance, there is an advantage that the characteristics of the device are reduced according to the process by being a self-aligning device in which the size of the device is constant regardless of misalignment of the gate and the active region.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
예를 들어, 전술한 실시예에서 소오스/드레인 형성 후 몸체 접촉을 위한 접합영역을 형성하는 경우를 일례로 들어 설명하였으나, 본 발명은 이에 한정되지 않으며, 소오스/드레인 형성 전, 게이트 전극용 제2 전도막 형성 전 등 다른 공정 단계에서 적용될 수 있다.For example, in the above-described embodiment, a case in which a junction region for body contact is formed after source / drain formation is described as an example, but the present invention is not limited thereto, and the second electrode for the gate electrode may be formed before the source / drain formation. It can be applied in other process steps, such as before forming a conductive film.
전술한 본 발명은 소자의 크기를 줄여주면서도 공정에 따른 소자 특성의 변화가 적어 SOI를 이용한 고집적 고속 소자 제조에 적용할 수 있는 효과가 있다. 또한, 본 발명은 공정의 난이도를 증가시키지 않기 때문에 양산 측면에서도 장점이 있다.The present invention described above has an effect that can be applied to manufacturing a high-density high-speed device using SOI while reducing the size of the device and less changing the device characteristics according to the process. In addition, the present invention is advantageous in terms of mass production because it does not increase the difficulty of the process.
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