KR20000041591A - Cell capacitor structure of semiconductor device and fabrication method thereof - Google Patents
Cell capacitor structure of semiconductor device and fabrication method thereof Download PDFInfo
- Publication number
- KR20000041591A KR20000041591A KR1019980057524A KR19980057524A KR20000041591A KR 20000041591 A KR20000041591 A KR 20000041591A KR 1019980057524 A KR1019980057524 A KR 1019980057524A KR 19980057524 A KR19980057524 A KR 19980057524A KR 20000041591 A KR20000041591 A KR 20000041591A
- Authority
- KR
- South Korea
- Prior art keywords
- polysilicon layer
- storage
- storage polysilicon
- semiconductor device
- layer
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 42
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 78
- 229920005591 polysilicon Polymers 0.000 claims abstract description 77
- 238000003860 storage Methods 0.000 claims abstract description 62
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000011065 in-situ storage Methods 0.000 claims abstract description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 claims abstract description 5
- 238000004140 cleaning Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 abstract description 10
- 238000000151 deposition Methods 0.000 abstract 1
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 230000003068 static effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 70
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 239000011229 interlayer Substances 0.000 description 9
- 239000002245 particle Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- 239000000908 ammonium hydroxide Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000004005 microsphere Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
본 발명은 디램의 적층형 원통 캐패시터에 관한 것으로, 더욱 상세하게는 스토리지 폴리실리콘층의 표면에 미세한 식각홈을 형성하여 스토리지 폴리실리콘층의 표면적을 확대함으로써 원통 캐패시터의 정전용량을 확대하도록 한 적층형 원통 캐패시터 및 그 제조방법에 관한 것이다The present invention relates to a stacked cylindrical capacitor of a DRAM, and more particularly, to form a fine etching groove on the surface of the storage polysilicon layer to enlarge the surface area of the storage polysilicon layer, thereby increasing the capacitance of the cylindrical capacitor. And to a method for producing the same
일반적으로 DRAM 소자의 집적도가 증가함에 따라 하나의 칩의 단위 메모리셀이 차지하는 면적이 감소하는데 이는 단위 메모리셀의 캐패시터의 정전용량 감소를 야기하므로 집적도의 증가와 함께 단위 메모리셀의 정전용량 증가가 이루어지지 않으면 안된다. 이에 따라, 정전용량을 증가시키기 위한 많은 연구들이 계속되어 왔는데, 이들의 대부분이 캐패시터의 하부전극을 3차원 구조로 형성하는 방법에 집중적으로 이루어져 왔다.In general, as the density of DRAM devices increases, the area occupied by unit memory cells of one chip decreases, which causes the capacitance of the capacitors of the unit memory cells to decrease, thereby increasing the capacitance of the unit memory cells together with the increase of the density. You have to lose. Accordingly, many studies have been conducted to increase the capacitance, and most of them have been concentrated on the method of forming the lower electrode of the capacitor into a three-dimensional structure.
기존의 디램공정에서는 SCOB(simple capacitor on bitline) 셀의 적층형 원통 캐패시터의 충분한 정전용량을 확보하기 위해 스토리지 폴리실리콘층의 두께를 두껍게 형성하여야 하는데 이는 셀 영역과 주변회로 영역의 단차 차이를 커지게 하여 후속 공정의 여유를 감소시킨다. 따라서, 스토리지 폴리실리콘층의 적층 두께에 한계가 있다.In the conventional DRAM process, the thickness of the storage polysilicon layer must be made thick to secure sufficient capacitance of the stacked cylindrical capacitor of the SCOB (simple capacitor on bitline) cell, which increases the step difference between the cell area and the peripheral circuit area. Reduce the margin of subsequent processing. Therefore, there is a limit in the lamination thickness of the storage polysilicon layer.
그래서, 스토리지 폴리실리콘층의 구조개선에 의존하지 않고 하부전극을 구성하는 물질자체의 특성을 이용하여 정전용량을 증가시키는 방법이 90년대에 들어오면서 제시되었다. 이는 LPCVD장치를 이용하여 실리콘전극 형성 때에 비정질실리콘에서 폴리실리콘으로 상변위하는 온도대역, 즉 전이범위온도에서 실리콘을 형성시킬 경우 반구입자실리콘(Hemispherical Grained silicon:HSG)을 얻을 수 있다. 따라서, 이를 이용하여 스토리지 폴리실리콘층의 표면에 요철을 형성하여 원통형 캐패시터의 정전용량을 증가시키는 방법이 일본국 NEC사의 특허에 개시된 바 있다.Therefore, a method of increasing capacitance using characteristics of the material constituting the lower electrode without relying on structural improvement of the storage polysilicon layer has been proposed in the 1990s. It is possible to obtain hemispherical grained silicon (HSG) when silicon is formed at a temperature range in which a phase transition from amorphous silicon to polysilicon, that is, a transition range temperature, is formed using a LPCVD device. Therefore, a method of increasing the capacitance of a cylindrical capacitor by forming irregularities on the surface of the storage polysilicon layer using the same has been disclosed in the patent of NEC of Japan.
도 1은 종래의 반구입자실리콘형 원통 캐패시터의 구조를 나타낸 단면도이다.1 is a cross-sectional view showing the structure of a conventional hemispherical particle silicon cylindrical capacitor.
도 1에 도시된 바와 같이, 종래의 원통 캐패시터는 반도체기판(10)의 모스트랜지스터(도시 안됨)의 스오스영역에 층간절연막(11)의 콘택홀을 거쳐 스토리지 폴리실리콘층(13)의 패턴이 콘택되고, 스토리지 폴리실리콘층(13)의 패턴 상에 유전층(15)이 적층되고 그 위에 플레이트 폴리실리콘층(17)이 형성된다. 여기서, 스토리지 폴리실리콘층(13)의 표면에는 반구입자실리콘들(14)이 다수개 형성된다.As shown in FIG. 1, the conventional cylindrical capacitor has a pattern of the storage polysilicon layer 13 formed through a contact hole of the interlayer insulating layer 11 in a source region of a MOS transistor (not shown) of the semiconductor substrate 10. Contact, a dielectric layer 15 is deposited on the pattern of the storage polysilicon layer 13, and a plate polysilicon layer 17 is formed thereon. Here, a plurality of hemispherical particle silicon 14 is formed on the surface of the storage polysilicon layer 13.
이와 같이 구성되는 반구입자실리콘형 원통 캐패시터의 제조방법을 도 2를 참조하여 설명하기로 한다.A method of manufacturing the semispherical silicon silicon cylindrical capacitor configured as described above will be described with reference to FIG. 2.
단계(S11)에서는 먼저, 통상의 공정을 이용하여 반도체기판(1)에 모스트랜지스터(도시 안됨)의 소오스/드레인영역과 게이트전극을 형성한다. 설명의 편의상 반도체기판(1)의 웰영역과 필드산화막을 도시하지 않았다.In step S11, first, a source / drain region and a gate electrode of a MOS transistor (not shown) are formed on the semiconductor substrate 1 using a conventional process. For convenience of description, the well region and the field oxide film of the semiconductor substrate 1 are not shown.
이어서, 상기 결과 구조 상에 층간절연막(도시 안됨)을 적층하고 나서 상기 드레인영역에 콘택하는 비트라인(도시안됨)을 형성한다.Subsequently, an interlayer insulating film (not shown) is laminated on the resultant structure, and then a bit line (not shown) contacting the drain region is formed.
그런 다음 상기 구조 상에 층간절연막(11)을 적층하고 나서 상기 비트라인 상에 위치하며 상기 드레인영역에 콘택하는 폴리실리콘층을 층간절연막(11) 상에 적층하고 나서 이를 건식식각공정에 의해 스토리지 폴리실리콘층(13)의 패턴으로 형성한다.Then, an interlayer insulating film 11 is stacked on the structure, and then a polysilicon layer on the bit line and in contact with the drain region is laminated on the interlayer insulating film 11 and then stored in a storage poly by dry etching. It is formed by the pattern of the silicon layer 13.
단계(S12)에서는 이후, 반구입자형 실리콘의 성장 전에 스토리지 폴리실리콘층(13)의 표면을 전세정공정으로 처리한다. 한편, 전세정공정 후에 반구입자형 실리콘 성장이 늦어지면, 반구입자형 실리콘 성장이 거의 이루어지지 않기 때문에 전세정공정 후의 정체시간 관리가 매우 중요하다.In step S12, the surface of the storage polysilicon layer 13 is treated by a pre-cleaning process before growth of the semispherical silicon. On the other hand, if the semispherical silicon growth is delayed after the pre-cleaning step, it is very important to manage the stagnation time after the pre-cleaning step because the semi-spherical silicon growth is hardly achieved.
단계(S13)에서는 전세정공정이 처리되고 나면, 공지된 반구입자형 실리콘 성장공정을 실시하여 스토리지 폴리실리콘층(13)의 패턴 표면에 반구입자형 실리콘(14)을 다수개 형성한다. 즉, 실렌(SiH4) 분위기에서 반구입자형 실리콘의 시딩(seeding)공정과 고진공 분위기에서 반구입자형 실리콘(14)의 성장공정을 인시튜(in-situ)로 진행하여 스토리지 폴리실리콘층(13)의 패턴 표면에 반구입자형 실리콘(14)을 다수개 형성한다.In step S13, after the pre-cleaning process is performed, a known hemispherical silicon growth process is performed to form a plurality of hemispherical silicon 14 on the pattern surface of the storage polysilicon layer 13. In other words, the seeding process of the hemispherical particle silicon in a SiH 4 atmosphere and the growth process of the hemispherical particle silicon 14 in a high vacuum atmosphere are carried out in-situ to form the storage polysilicon layer 13 A plurality of semispherical silicon 14 is formed on the pattern surface of the N-type.
단계(S14)에서는 반구입자형 실리콘(14)의 성장이 완료되고 나면, 스토리폴리실리콘층(13)의 표면을 후세정공정으로 처리한다.In step S14, after the growth of the semispherical silicon 14 is completed, the surface of the story polysilicon layer 13 is treated by a post-cleaning process.
단계(S15)에서는 후세정처리된 스토리지 폴리실리콘층(13)을 정해진 농도의 불순물, 예를 들어 인(phosphorous) 불순물로 도핑한다.In step S15, the post-cleaned storage polysilicon layer 13 is doped with impurities of a predetermined concentration, for example, phosphorous impurities.
단계(S16)에서는 스토리지 폴리실리콘층(13)의 표면을 덮도록 상기 결과 구조 상에 유전층(15)을 적층한다.In step S16, a dielectric layer 15 is deposited on the resulting structure to cover the surface of the storage polysilicon layer 13.
단계(S17)에서는 상기 결과 구조 상에 폴리실리콘층을 적층하고 이를 플레이트 폴리실리콘층(17)의 패턴으로 형성하여 도 1에 도시된 바와 같이, 디램의 SCOB 셀의 원통 캐패시터를 완료한다.In step S17, a polysilicon layer is stacked on the resultant structure and formed into a pattern of the plate polysilicon layer 17 to complete the cylindrical capacitor of the SCOB cell of the DRAM as shown in FIG.
그러나, 종래의 방법에서는 저농도의 스토리지 폴리실리콘층(13)에 반구입자형 실리콘(14)이 용이하게 성장되므로 저농도의 스토리지 폴리실리콘층(13)을 캐패시터의 하부전극으로서 역할을 수행할 수 있도록 원하는 농도로 도핑하지 않으면 안된다. 또한, 도핑된 불순물을 균일한 분포를 위해 스토리지 폴리실리콘층을 어닐링하지 않으면 안된다. 이로 인해, 도핑공정과 이에 따른 어닐링공정이 추가되므로 그만큼 캐패시터 제조공정이 복잡하다.However, in the conventional method, since the semispherical silicon 14 is easily grown on the low concentration of the storage polysilicon layer 13, the low concentration of the storage polysilicon layer 13 can serve as a lower electrode of the capacitor. Must be doped to concentration. In addition, the storage polysilicon layer must be annealed for uniform distribution of doped impurities. For this reason, the doping process and the annealing process accordingly are added, and the capacitor manufacturing process is complicated by that much.
또한, 세정공정이 진행되는 동안 스토리지 폴리실리콘층이 공기에 노출되므로 폴리실리콘층의 패턴 표면에 자연산화막이 성장되므로 반구입자형 실리콘이 제대로 성장되지 못하는 불량현상이 다발한다.In addition, since the storage polysilicon layer is exposed to the air during the cleaning process, a natural oxide film is grown on the pattern surface of the polysilicon layer, so that hemispherical particle silicon may not grow properly.
따라서, 본 발명의 목적은 공정을 단순화하면서도 스토리지 폴리실리콘층의 표면적을 확대하여 캐패시터의 정전용량을 증대하도록 한 반도체소자의 셀 캐패시터 구조 및 그 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a cell capacitor structure of a semiconductor device and a method of manufacturing the same, which increase the capacitance of a capacitor by expanding the surface area of the storage polysilicon layer while simplifying the process.
또한, 본 발명의 다른 목적은 공정불량 발생을 억제하면서도 스토리지 폴리실리콘층의 표면적을 확대하여 셀 캐패시터의 정전용량을 증대하도록 한 반도체소자의 셀 캐패시터 구조 및 그 제조방법을 제공하는데 있다.Another object of the present invention is to provide a cell capacitor structure of a semiconductor device and a method of manufacturing the same, which increase the capacitance of the cell capacitor by increasing the surface area of the storage polysilicon layer while suppressing process defects.
도 1은 종래 기술에 의한 반구입자실리콘(Hemispherical Grained silicon)형 원통 캐패시터 구조를 나타낸 단면도.1 is a cross-sectional view showing a hemispherical grained silicon type cylindrical capacitor structure according to the prior art.
도 2는 도 1의 캐패시터의 제조방법을 나타낸 플로우차트.2 is a flowchart illustrating a method of manufacturing the capacitor of FIG. 1.
도 3은 본 발명에 의한 반도체소자의 셀 캐패시터 구조를 나타낸 단면도.3 is a cross-sectional view showing a cell capacitor structure of a semiconductor device according to the present invention.
도 4는 도 3의 셀 캐패시터의 제조방법을 나타낸 플로우차트.4 is a flowchart illustrating a method of manufacturing the cell capacitor of FIG. 3.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10: 반도체기판 11: 층간절연막 13, 23: 스토리지 폴리실리콘층 15: 유전층 17: 플레이트 폴리실리콘층 24: 홈DESCRIPTION OF SYMBOLS 10 Semiconductor board | substrate 11: Interlayer insulation film 13, 23: Storage polysilicon layer 15: Dielectric layer 17: Plate polysilicon layer 24: Groove
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 셀 캐패시터 구조는The cell capacitor structure of the semiconductor device according to the present invention for achieving the above object is
스토리지 폴리실리콘층과 유전층과 플레이트 폴리실리콘층을 갖는 반도체소자의 캐패시터에 있어서,In the capacitor of the semiconductor device having a storage polysilicon layer, a dielectric layer and a plate polysilicon layer,
상기 스토리지 폴리실리콘층의 표면에 미세홈들이 형성되어 상기 스토리지 폴리실리콘층의 표면적을 확대하는 것을 특징으로 한다.Microgrooves are formed on the surface of the storage polysilicon layer to enlarge the surface area of the storage polysilicon layer.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 셀 캐패시터 제조방법은Cell capacitor manufacturing method of a semiconductor device according to the present invention for achieving the above object
스토리지 폴리실리콘층과 유전층과 플레이트 폴리실리콘층을 갖는 반도체소자의 캐패시터를 제조하는 방법에 있어서,In the method of manufacturing a capacitor of a semiconductor device having a storage polysilicon layer, a dielectric layer and a plate polysilicon layer,
상기 스토리지 폴리실리콘층의 패턴 표면적 확대를 위해 상기 스토리지 폴리실리콘층의 표면에 미세홈들을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming microgrooves on the surface of the storage polysilicon layer in order to enlarge the pattern surface area of the storage polysilicon layer.
상기 미세홈들을 형성하는 단계는 상기 스토리지 폴리실리콘층의 패턴을 소정의 식각용액으로 처리하는 단계를 포함한다. 상기 미세홈들을 형성하는 단계는 상기 스토리지 폴리실리콘층의 패턴을 암모늄 식각용액으로 처리한다. 상기 미세홈들을 형성하는 단계는 상기 스토리지 폴리실리콘층의 패턴을 세정처리하는 단계에서 인시튜로 암모늄 식각용액으로 처리한다.The forming of the microgrooves may include treating the pattern of the storage polysilicon layer with a predetermined etching solution. In the forming of the microgrooves, the pattern of the storage polysilicon layer is treated with an ammonium etching solution. The forming of the microgrooves is treated with an ammonium etching solution in situ in the step of cleaning the pattern of the storage polysilicon layer.
따라서, 본 발명에 의하면, 공정을 단순화하고 공정불량 발생을 억제하면서도 캐패시터의 정전용량을 증대하는 것이 가능하다.Therefore, according to the present invention, it is possible to increase the capacitance of the capacitor while simplifying the process and suppressing the occurrence of process defects.
이하, 본 발명에 의한 반도체소자의 셀 캐패시터 구조 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 부분에는 동일한 부호를 부여한다.Hereinafter, a cell capacitor structure of a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part same as a conventional part.
도 3은 본 발명에 의한 반도체소자의 셀 캐패시터를 나타낸 단면도이다.3 is a cross-sectional view showing a cell capacitor of a semiconductor device according to the present invention.
도 3에 도시된 바와 같이, 본 발명의 원통 캐패시터는 반도체기판(10)의 모스트랜지스터(도시 안됨)의 스오스영역에 층간절연막(11)의 콘택홀을 거쳐 스토리지 폴리실리콘층(23)의 패턴이 콘택되고, 스토리지 폴리실리콘층(23)의 패턴 상에 유전층(25)이 적층되고 그 위에 플레이트 폴리실리콘층(27)이 형성된다. 여기서, 스토리지 폴리실리콘층(23)의 표면에는 미세홈들(24)이 반구입자실리콘들(14)이 다수개 형성된다.As shown in FIG. 3, the cylindrical capacitor of the present invention has a pattern of the storage polysilicon layer 23 through the contact hole of the interlayer insulating film 11 in the source region of the MOS transistor (not shown) of the semiconductor substrate 10. Is contacted, and a dielectric layer 25 is deposited on the pattern of the storage polysilicon layer 23, and a plate polysilicon layer 27 is formed thereon. Here, the microspheres 24 are formed on the surface of the storage polysilicon layer 23, and a plurality of hemisphere particles silicon 14 are formed.
따라서, 본 발명은 제조공정을 단순화하고 공정불량 발생을 억제하면서도 스토리지 폴리실리콘층의 표면적을 확대하여 셀 캐패시터의 정전용량을 증대할 수 있다.Accordingly, the present invention can increase the capacitance of the cell capacitor by expanding the surface area of the storage polysilicon layer while simplifying the manufacturing process and suppressing the occurrence of process defects.
이와 같이 구성된 반도체소자의 셀 캐패시터 제조방법을 도 4를 참조하여 상세히 설명하기로 한다.A method of manufacturing a cell capacitor of a semiconductor device configured as described above will be described in detail with reference to FIG. 4.
단계(S21)에서는 먼저, 통상의 공정을 이용하여 반도체기판(1)에 모스트랜지스터(도시 안됨)의 소오스/드레인영역과 게이트전극을 형성한다. 설명의 편의상 반도체기판(1)의 웰영역과 필드산화막을 도시하지 않았다.In step S21, first, a source / drain region and a gate electrode of a MOS transistor (not shown) are formed in the semiconductor substrate 1 using a conventional process. For convenience of description, the well region and the field oxide film of the semiconductor substrate 1 are not shown.
이어서, 상기 결과 구조 상에 층간절연막(도시 안됨)을 적층하고 나서 상기 드레인영역에 콘택하는 비트라인(도시안됨)을 형성한다.Subsequently, an interlayer insulating film (not shown) is laminated on the resultant structure, and then a bit line (not shown) contacting the drain region is formed.
그런 다음 상기 구조 상에 층간절연막(11)을 적층하고 나서 상기 비트라인 상에 위치하며 상기 드레인영역에 콘택하는 폴리실리콘층을 층간절연막(11) 상에 적층하고 나서 이를 건식식각공정에 의해 스토리지 폴리실리콘층(23)의 패턴으로 형성한다.Then, an interlayer insulating film 11 is stacked on the structure, and then a polysilicon layer on the bit line and in contact with the drain region is laminated on the interlayer insulating film 11 and then stored in a storage poly by dry etching. It is formed in a pattern of the silicon layer 23.
단계(S22)에서는 이후, 스토리지 폴리실리콘층(13)의 표면을 세정공정으로 처리하고 인시튜 상태로 스토리지 폴리실리콘층(13)을 식각용액, 예를 들어 수산화암모늄 용액으로 식각처리하여 스토리지 폴리실리콘층(23)의 표면에 미세홈들(24)을 다수개 형성한다. 이에 대한 화학식은 다음과 같이 표현된다.In step S22, the surface of the storage polysilicon layer 13 is then treated by a cleaning process, and the storage polysilicon layer 13 is etched in an in situ state with an etching solution, for example, ammonium hydroxide solution, to store the polysilicon. A plurality of microgrooves 24 are formed on the surface of the layer 23. The chemical formula for this is expressed as follows.
즉, Si + 2H2O + 2OH → Si(OH)2(O-)2+ 2H2↑That is, Si + 2H 2 O + 2OH → Si (OH) 2 (O -) 2 + 2H 2 ↑
따라서, 종래에는 스토리지 폴리실리콘층(13)의 표면에 반구입자형 실리콘이 성장되었으나, 본 발명에서는 미세홈들(24)에 의한 스토리지 폴리실리콘층(23)의 표면에 요철은 스토리지 폴리실리콘층(23)의 표면적을 확대한다.Therefore, although the hemispherical particle silicon was grown on the surface of the storage polysilicon layer 13 in the related art, in the present invention, the uneven surface of the storage polysilicon layer 23 due to the microgrooves 24 has a storage polysilicon layer ( Increase the surface area of 23).
또한, 본 발명에서는 세정공정과 미세홈 형성공정이 인시튜상태로 이루어지므로 자연산화막에 의한 공정불량 발생이 억제 가능하다.In addition, in the present invention, since the cleaning process and the fine groove forming process are in situ, process defects caused by the natural oxide film can be suppressed.
그리고, 스토리지 폴리실리콘층(23)의 저농도가 아니고 정해진 농도에서도 미세홈들이 형성 가능하므로 종래와 달리 미세홈이 형성된 후에 스토리지 폴리실리콘층을 도핑할 필요가 없으므로 그만큼 공정 단순화가 가능하다.In addition, since the microgrooves may be formed even at a predetermined concentration, not at a low concentration of the storage polysilicon layer 23, unlike the conventional method, since the doping of the storage polysilicon layer is not required after the microgrooves are formed, the process may be simplified.
단계(S23)에서는 미세홈들(24)의 형성이 완료되고 나면, 스토리지 폴리실리콘층(23)의 표면을 덮도록 상기 결과 구조 상에 유전층(15)을 적층한다.In step S23, after the formation of the microgrooves 24 is completed, the dielectric layer 15 is deposited on the resultant structure to cover the surface of the storage polysilicon layer 23.
단계(S24)에서는 상기 결과 구조 상에 폴리실리콘층을 적층하고 이를 플레이트 폴리실리콘층(17)의 패턴으로 형성하여 도 3에 도시된 바와 같이, 디램의 SCOB 셀의 원통 캐패시터를 완료한다.In step S24, a polysilicon layer is stacked on the resultant structure and formed into a pattern of the plate polysilicon layer 17 to complete the cylindrical capacitor of the SCOB cell of the DRAM as shown in FIG.
이상에서 살펴본 바와 같이, 본 발명에 의한 반도체소자의 셀 캐패시터 구조 및 그 제조방법은 수산화암모늄용액과 같은 식각용액을 이용하여 세정공정에서 인시튜로 스토리지 폴리실리콘층의 패턴 표면에 미세홈들을 형성한다.As described above, the cell capacitor structure of the semiconductor device and the method of manufacturing the same according to the present invention form microgrooves on the pattern surface of the storage polysilicon layer in-situ in a cleaning process using an etching solution such as ammonium hydroxide solution. .
따라서, 본 발명은 스토리지 폴리실리콘층의 표면적을 확대하여 디램 셀 캐패시터의 정전용량을 증대한다. 또한, 본 발명은 세정공정 중에 스토리지 폴리실리콘층의 표면에 자연산화막이 형성되는 것을 억제하여 자연산화막에 의한 공정불량 발생을 방지하고, 정해진 농도의 스토리지 폴리실리콘층에 미세홈들을 형성할 수 있어 추가적인 도핑공정을 생략하므로 그만큼 공정단순화를 이룩할 수 있다.Accordingly, the present invention increases the surface area of the storage polysilicon layer to increase the capacitance of the DRAM cell capacitor. In addition, the present invention is to prevent the formation of a natural oxide film on the surface of the storage polysilicon layer during the cleaning process to prevent process defects caused by the natural oxide film, it is possible to form fine grooves in the storage polysilicon layer of a predetermined concentration additional Since the doping process is omitted, the process can be simplified.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057524A KR20000041591A (en) | 1998-12-23 | 1998-12-23 | Cell capacitor structure of semiconductor device and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980057524A KR20000041591A (en) | 1998-12-23 | 1998-12-23 | Cell capacitor structure of semiconductor device and fabrication method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000041591A true KR20000041591A (en) | 2000-07-15 |
Family
ID=19564833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980057524A KR20000041591A (en) | 1998-12-23 | 1998-12-23 | Cell capacitor structure of semiconductor device and fabrication method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000041591A (en) |
-
1998
- 1998-12-23 KR KR1019980057524A patent/KR20000041591A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5895250A (en) | Method of forming semicrown-shaped stacked capacitors for dynamic random access memory | |
| JPH10303368A (en) | Manufacture of integrated circuit capacitor with improved electrode and dielectric layer property and capacitor produced thereby | |
| US5798280A (en) | Process for doping hemispherical grain silicon | |
| US20080067568A1 (en) | Capacitor with hemispherical silicon-germanium grains and a method for making the same | |
| KR100520600B1 (en) | Method for fabricating capacitor of semiconductor device | |
| KR100379331B1 (en) | Bottom electrode of capacitor and fabricating method thereof | |
| KR20000041591A (en) | Cell capacitor structure of semiconductor device and fabrication method thereof | |
| JP2917894B2 (en) | Method for manufacturing semiconductor device | |
| KR100338822B1 (en) | Method of forming storage node electorde in semiconductor device | |
| KR20000044884A (en) | Method for forming capacitor of semiconductor device | |
| KR20010008604A (en) | Method of forming bottom electrode of capacitor in high integrated semiconductor device | |
| KR100384841B1 (en) | A method for forming capacitor in semiconductor device using hemispherical silicon grain | |
| KR100249917B1 (en) | Manufacturing method of capacitor in dram cell | |
| KR100761405B1 (en) | Method for manufacturing capacitor | |
| US6204121B1 (en) | Method for bottom electrode of capacitor | |
| KR100363698B1 (en) | Method For Forming The Charge Storage Node Of Capacitor | |
| US6303435B1 (en) | Method of fabricating a wide-based box-structured capacitor containing hemi-spherical grains | |
| KR100475045B1 (en) | Method for manufacturing metal layer for capacitor electrode of semiconductor device | |
| KR100361518B1 (en) | Method of fabricating a capacitor in a semiconductor device | |
| KR0119967B1 (en) | Fabricating method for charge storage electrode of capacitor | |
| KR100266282B1 (en) | Method of forming hsg thin films for semiconductor device | |
| KR20000000761A (en) | Method for forming capacitor of semiconductor memory device | |
| KR19980068256A (en) | Capacitor Manufacturing Method Using Polycrystalline Silicon Film | |
| KR20010037843A (en) | Method for manufacturing capacitor of semiconductor memory device | |
| KR20020002095A (en) | Method for manufactruing capacitor in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |