KR100361518B1 - Method of fabricating a capacitor in a semiconductor device - Google Patents
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Abstract
본 발명은 절연막하부전극패턴의 하단 모서리부에 세정액 등이 잔류하는 것을 방지하여 누설전류의 발생을 방지하도록 한 반도체장치의 캐패시터 제조방법을 개시하며, 개시된 본 발명의 캐패시터 제조방법은, 절연층을 구비한 반도체 기판 상에 실리콘으로 이루어진 하부전극패턴을 형성하는 단계와, 상기 하부전극패턴의 하단 모서리부에 선택적으로 산화막 형성을 위한 이온주입을 수행하는 단계와, 산화 공정을 수행하여 상기 하부전극패턴의 하단 모서리부에 산화막을 형성하는 단계와, 상기 하부전극패턴의 표면에 도전층으로 이루어진 다수개의 돌출부를 형성하는 단계와, 상기 돌출부를 포함한 하부전극패턴의 표면 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함한다.The present invention discloses a method for manufacturing a capacitor of a semiconductor device in which a cleaning solution or the like is prevented from remaining at a lower edge of an insulating film lower electrode pattern, thereby preventing the occurrence of leakage current. Forming a lower electrode pattern made of silicon on the semiconductor substrate, selectively performing ion implantation to form an oxide film on a lower edge portion of the lower electrode pattern, and performing an oxidation process to perform the lower electrode pattern Forming an oxide film at a lower edge of the substrate, forming a plurality of protrusions formed of a conductive layer on a surface of the lower electrode pattern, and sequentially forming a dielectric film and an upper electrode on the surface of the lower electrode pattern including the protrusions It includes a step.
Description
본 발명은 반도체장치의 캐패시터 제조방법에 관한 것으로서, 특히, 절연막과 접하는 하부전극패턴의 하단 모서리부에 세정액 등이 잔류하는 것을 방지하여 누설전류의 발생을 방지하도록 한 반도체장치의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device in which a cleaning solution or the like is prevented from remaining in a lower edge portion of a lower electrode pattern in contact with an insulating film. will be.
반도체 소자가 고집적화됨에 따라 셀의 싸이즈가 감소됨으로써 캐패시터가 차지하는 면적 또한 감소하게 되었고, 이에 따라, 정전용량(capacitance)를 확보하기 위한 다양한 기술들이 연구 개발되고 있다.As semiconductor devices are highly integrated, the size of the cell is reduced, and thus the area occupied by the capacitor is also reduced. Accordingly, various techniques for securing capacitance are being researched and developed.
한 예로, 정전용량의 크기는 전극 표면적에 비례하기 때문에 하부전극의 표면을 불규칙하게 형성하게 되었고, 그 방법으로서 하부전극의 표면에 반구형실리콘그레인 (hemisphere silicon grain: 이하, HSG라 칭함) 등으로 돌출부를 형성하게 되었다.For example, since the capacitance is proportional to the surface area of the electrode, the surface of the lower electrode is irregularly formed, and as a method, a protrusion is formed on the surface of the lower electrode by hemispherical silicon grain (hereinafter referred to as HSG). Was formed.
즉, 표면적확장실리콘(surface area enhanced silicon, 이하 SAES라 함)을 형성하기 위하여 일회의 HSG 공정을 실시하게 되었다.That is, one time HSG process was performed to form surface area enhanced silicon (hereinafter referred to as SAES).
한편, 하부전극의 표면적을 확대시키기 위한 공정으로서 SAES 공정을 이용하게 되었는데, 이 공정의 관건은 캐패시터의 전기적 특성을 유지하면서 HSG의 밀도 및 그 크기를 극대화시켜 최대 정전용량을 확보하는데 있다.On the other hand, the SAES process is used as a process for increasing the surface area of the lower electrode, the key to this process is to ensure the maximum capacitance by maximizing the density and size of the HSG while maintaining the electrical characteristics of the capacitor.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 캐패시터 제조방법을 도시한 공정단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.
도 1a를 참조하면, P형의 반도체기판(10) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑된 불순물확산영역(11)을 형성한 후, 반도체기판(10) 상에 층간절연층(12)을 산화막 등으로 형성한다.Referring to FIG. 1A, after forming an impurity diffusion region 11 doped with N-type impurities such as an asic (As) or phosphorus (P) on a P-type semiconductor substrate 10, the semiconductor substrate ( 10) an interlayer insulating layer 12 is formed of an oxide film or the like.
그 다음, 층간절연층(12)의 소정 부분을 포토리쏘그래피(photolithography) 공정을 통해 제거하여 불순물영역(11)을 노출시키는 접촉구를 형성한다.Next, a predetermined portion of the interlayer insulating layer 12 is removed through a photolithography process to form a contact hole for exposing the impurity region 11.
접촉구를 충분히 매립하도록 층간절연층(12) 상에 제 1 도전층으로 불순물 P 이온이 도핑된 제 1 다결정실리콘층을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다.A first polycrystalline silicon layer doped with impurity P ions as a first conductive layer on the interlayer insulating layer 12 is deposited by chemical vapor deposition (hereinafter referred to as CVD) so as to sufficiently fill the contact holes.
그리고, 제 1 다결정실리콘층에 에치백이나 씨엠피(CMP)공정을 실시하여 콘택플러그(contact plug, 13)를 형성한다.Then, a contact plug 13 is formed by performing an etch back or CMP process on the first polysilicon layer.
그 다음, 기판의 전면에 하부전극패턴 형성용으로 비정질실리콘층을 증착한다. 이때, 상기 비정질실리콘층은 도전성을 갖기 위하여 불순물이 도핑된 비정질실리콘층으로 형성한다.Next, an amorphous silicon layer is deposited on the entire surface of the substrate for forming the lower electrode pattern. In this case, the amorphous silicon layer is formed of an amorphous silicon layer doped with impurities in order to have conductivity.
그리고, 상기 비정질실리콘층을 포토리쏘그래피 공정으로 패터닝하여 하부전극패턴(14)을 형성한다.The amorphous silicon layer is patterned by a photolithography process to form a lower electrode pattern 14.
도 1b를 참조하면, 하부전극패턴(14)에 대해 표면적확장실리콘(SAES) 공정을 수행하여 상기 하부전극패턴(14)의 표면에 돌출부(15), 즉, HSG를 형성한다. 이때, 상기 HSG의 돌출부(15)는 노출된 하부전극패턴(14)의 표면에 SiH4기체를 흘려주는 것을 통해 형성한다.Referring to FIG. 1B, a protrusion 15, that is, an HSG is formed on the surface of the lower electrode pattern 14 by performing a surface area expansion silicon (SAES) process on the lower electrode pattern 14. In this case, the protrusion 15 of the HSG is formed by flowing SiH 4 gas on the exposed surface of the lower electrode pattern 14.
그런다음, 공핍현상을 방지하기 위한 도핑전 세정을 하부전극패턴(14)을 포함한 기판에 대해 실시하여 식각잔류물 등의 이물을 제거한다.Then, pre-doping cleaning to prevent depletion is performed on the substrate including the lower electrode pattern 14 to remove foreign substances such as etch residues.
이어, 공핍현상을 방지하기 위하여, 필요한 경우, 하부전극패턴 표면에 형성된 자연산화막(도시안함)을 제거한 후, 추가 불순물 이온주입을 하부전극패턴(14) 및 돌출부(15)에 대해 실시한다. 이는 HSG 형성 측면에서 결정화를 위한 인큐베이션 타임이 길 수록 유리하고, 인큐베이션 타임을 길게 하려면 실리콘층의 증착온도가 낮거나 도핑 농도가 낮아야 하기 때문에 추가 도핑이 필요한 것이다.Then, in order to prevent the depletion phenomenon, if necessary, after removing the natural oxide film (not shown) formed on the surface of the lower electrode pattern, additional impurity ion implantation is performed on the lower electrode pattern 14 and the protrusion 15. This is advantageous as the incubation time for crystallization in terms of HSG formation is longer, and further doping is necessary because the incubation time is long, the deposition temperature of the silicon layer must be low or the doping concentration must be low.
그리고, 다시 노출된 기판의 전면에 유전막증착전 세정공정을 실시한다.Then, the entire surface of the exposed substrate is subjected to a cleaning step before the deposition of the dielectric film.
도 1c를 참조하면, 하부전극패턴(14)과 돌출부(15)로 이루어진 하부전극의 표면에 유전상수값이 뛰어난 Ta2O5를 증착하여 유전막(16)을 형성한 다음, 산소 분위기에서 유전막에 후처리공정을 실시하여 유전막의 특성을 좋게한다. 이는, 유전막이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.Referring to FIG. 1C, the dielectric film 16 is formed by depositing Ta 2 O 5 having excellent dielectric constant on the surface of the lower electrode including the lower electrode pattern 14 and the protrusion 15, and then depositing the dielectric film 16 in an oxygen atmosphere. The post-treatment process is performed to improve the characteristics of the dielectric film. This is to form a molecular formula consisting of Ta 2 O 5 in order to obtain a dielectric constant value of an ideal dielectric film since the dielectric film is generally composed of Ta 2 O 5-x .
그리고, 유전막의 표면에 TiN층을 증착하여 상부전극(17)인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.A capacitor is manufactured by depositing a TiN layer on the surface of the dielectric film to form a metal plate electrode, which is the upper electrode 17.
그러나, 상술한 종래의 캐패시터 제조방법은 하부전극패턴 완성 후 전세정공정에서 하부전극패턴 하단부의 프로파일이 불량하여 이 부위에 전세 공정시의 세정액이 일부 잔류하여 완성된 캐패시터 동작시 누설전류 측면에서 불리한 문제점이 있다. 즉, 하부전극패턴은 그의 하단부가 오목한 형태를 갖기 때문에, 이 부위에 도핑전 세정, 유전막증착전 세정 등의 후속공정에서 사용된 세정액이 잔류하게 되는 현상이 일어나며, 이렇게 잔류된 세정액이 캐패시터가 완성된 후 누설전류 발생의 직접적인 원인으로 작용하게 된다.따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 하부전극패턴의 하단 모서리부에 전세정 공정시의 세정액이 잔류하는 것을 방지하므로써 누설전류의 발생이 방지되도록 한 반도체장치의 캐패시터 제조방법을 제공하는데 그 목적이 있다.However, the conventional capacitor manufacturing method described above is disadvantageous in terms of leakage current during the operation of the completed capacitor because some of the cleaning liquid during the preliminary process remains in this part because the profile of the lower part of the lower electrode pattern is poor in the pre-cleaning process after completion of the lower electrode pattern. There is a problem. That is, since the lower electrode pattern has a concave shape at the lower end thereof, a phenomenon occurs in which the cleaning liquid used in the subsequent processes such as pre-doping cleaning and pre-dielectric film deposition cleaning is left in this area, and thus the capacitor is completed. Therefore, the present invention has been devised to solve the above problems. Thus, by preventing the cleaning liquid from remaining in the pre-cleaning process at the lower edge of the lower electrode pattern. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device in which leakage current is prevented.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 캐패시터 제조방법을 도시한 공정단면도1A to 1C are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 캐패시터 제조방법을 도시한 공정단면도* 도면의 주요 부분에 대한 부호의 설명 *20 : 반도체기판 21 : 불순물확산영역22 : 층간절연층 23 : 콘택플러그24 : 하부전극패턴 25 : 이온매몰층26 : 반구형실리콘그레인 27 : 유전막28 : 상부전극 250 : 산화막2A to 2D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention. * Explanation of symbols for major parts of the drawings * 20: Semiconductor substrate 21: Impurity diffusion region 22: Interlayer insulating layer 23: Contact plug 24: lower electrode pattern 25: ion buried layer 26: hemispherical silicon grain 27: dielectric film 28: upper electrode 250: oxide film
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체장치의 캐패시터 제조방법은, 절연층을 구비한 반도체 기판 상에 실리콘으로 이루어진 하부전극패턴을 형성하는 단계; 상기 하부전극패턴의 하단 모서리부에 선택적으로 산화막 형성을 위한 이온주입을 수행하는 단계; 산화 공정을 수행하여 상기 하부전극패턴의 하단 모서리부에 산화막을 형성하는 단계; 상기 하부전극패턴의 표면에 도전층으로 이루어진 다수개의 돌출부를 형성하는 단계; 및 상기 돌출부를 포함한 하부전극패턴의 표면 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함한다.본 발명에 따르면, 하부전극패턴을 형성한 다음 그 하단 모서리부에 산화막을 추가 형성해줌으로써, 전세정 공정시, 프로파일 취약부에 세정액 등이 잔류하는 것을 방지할 수 있으며, 이에 따라, 캐패시터 소자 동작시에 누설전류의 발생을 효과적으로 방지할 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method including: forming a lower electrode pattern made of silicon on a semiconductor substrate having an insulating layer; Selectively implanting ions for forming an oxide film at a lower edge portion of the lower electrode pattern; Forming an oxide film on a lower edge portion of the lower electrode pattern by performing an oxidation process; Forming a plurality of protrusions formed of a conductive layer on a surface of the lower electrode pattern; And sequentially forming a dielectric film and an upper electrode on the surface of the lower electrode pattern including the protrusion. According to the present invention, after forming the lower electrode pattern, an oxide film is further formed on the lower corners thereof, thereby pre-cleaning. During the process, it is possible to prevent the cleaning liquid or the like from remaining in the profile weak portion, thereby preventing the occurrence of leakage current during the operation of the capacitor element.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 캐패시터 제조방법을 도시한 공정단면도이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
도 2a를 참조하면, P형의 반도체기판(20) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑된 불순물확산영역(21)을 형성한 후, 반도체기판(20) 상에 산화막 등으로 층간절연층(22)을 형성한다.Referring to FIG. 2A, after forming an impurity diffusion region 21 doped with N-type impurities such as an asic (As) or phosphorus (P) on a P-type semiconductor substrate 20, the semiconductor substrate ( 20, an interlayer insulating layer 22 is formed of an oxide film or the like.
그 다음, 상기 층간절연층(22)의 소정 부분을 포토리쏘그래피 공정을 통해 제거하여 불순물영역(21)을 노출시키는 접촉구를 형성한다.Next, a predetermined portion of the interlayer insulating layer 22 is removed through a photolithography process to form a contact hole for exposing the impurity region 21.
상기 접촉구를 충분히 매립하도록 층간절연층(22) 상에 도전층으로서 불순물 P 이온이 도핑된 다결정실리콘층을 CVD 방법으로 증착한다. 그런다음, 상기 다결정실리콘층에 대해 에치백 또는 CMP 공정을 실시하여 접촉구 내에 콘택플러그(23)를 형성한다.A polysilicon layer doped with impurity P ions as a conductive layer is deposited on the interlayer insulating layer 22 by CVD to sufficiently fill the contact hole. Then, the polysilicon layer is subjected to an etch back or CMP process to form a contact plug 23 in the contact hole.
그 다음, 기판의 전면에 스토리지전극인 하부전극패턴 형성용으로 불순물이 도핑된 비정질실리콘층을 증착하고, 포토리쏘그래피 공정으로 상기 비정질실리콘층을 패터닝하여 하부전극패턴(24)을 형성한다.Next, an amorphous silicon layer doped with impurities is formed on the entire surface of the substrate to form a lower electrode pattern, which is a storage electrode, and the lower silicon pattern 24 is formed by patterning the amorphous silicon layer by a photolithography process.
이어서, 식각 프로파일(Etch profile)이 불량한 하부전극패턴(24)의 하단 모서리부에 선택적으로 산화막 형성을 위한 이온주입을 수행하여, 이 부위에 이온매몰층(25)을 형성한다.Subsequently, ion implantation for forming an oxide film is selectively performed on the lower edge portion of the lower electrode pattern 24 having a poor etching profile, thereby forming an ion buried layer 25 in this region.
도 2b를 참조하면, 상기 결과물에 대해 산화공정을 수행하여 상기 이온매몰층 형성 부위에 산화막(250)을 형성한다. 이러한 산화막은 하부전극패턴(24)의 하단 모서리부의 프로파일이 볼록한 형태가 되도록 하여, 이후의 세정 공정에서 세정액이 이 부위에 잔류하는 것을 방지하는 역할을 하게 된다.Referring to FIG. 2B, an oxidation process is performed on the resultant to form an oxide film 250 at the ion buried layer formation site. This oxide film serves to prevent the profile of the lower edge portion of the lower electrode pattern 24 from being convex, thereby preventing the cleaning solution from remaining in this portion in the subsequent cleaning process.
도 2c를 참조하면, 하부전극패턴(24)의 표면적을 확장시키는 표면적확장실리콘(SAES) 공정을 수행하여, 상기 하부전극패턴(24)의 표면에 다수개의 돌출부(26), 즉, HSG를 형성한다. 이때, 상기 돌출부(26)는 노출된 하부전극패턴(24)의 표면에 SiH4기체를 흘려주는 것을 통해 형성한다.Referring to FIG. 2C, a plurality of protrusions 26, that is, HSGs, are formed on the surface of the lower electrode pattern 24 by performing a surface area expansion silicon (SAES) process to extend the surface area of the lower electrode pattern 24. do. In this case, the protrusion 26 is formed by flowing SiH 4 gas on the exposed surface of the lower electrode pattern 24.
그런다음, 공핍현상을 방지하기 위한 도핑전 세정을 하부전극패턴(24)을 포함한 기판에 대해 수행하여 식각 잔류물등의 이물을 제거한다.Then, pre-doping cleaning to prevent depletion is performed on the substrate including the lower electrode pattern 24 to remove foreign substances such as etching residues.
그 다음, 공핍현상을 방지하기 위하여, 필요한 경우, 하부전극 표면에 형성된 자연산화막(도시안함)을 제거한 후 추가 불순물 이온주입을 하부전극패턴(24) 및 돌출부(26)에 실시한다. 이는 HSG 형성 측면에서 결정화를 위한 인큐베이션 타임이 길 수록 유리하고, 인큐베이션 타임을 길게 하려면 실리콘층의 증착온도가 낮거나 도핑 농도가 낮아야 하기 때문에 추가 도핑이 필요한 것이다.Then, in order to prevent the depletion phenomenon, if necessary, after removing the native oxide film (not shown) formed on the lower electrode surface, additional impurity ion implantation is performed on the lower electrode pattern 24 and the protrusion 26. This is advantageous as the incubation time for crystallization in terms of HSG formation is longer, and further doping is necessary because the incubation time is long, the deposition temperature of the silicon layer must be low or the doping concentration must be low.
그리고, 다시 노출된 기판의 전면에 유전막증착전 세정공정을 실시한다.Then, the entire surface of the exposed substrate is subjected to a cleaning step before the deposition of the dielectric film.
이때, 하부전극패턴(24)의 하단 모서리부에는 산화막(250)이 형성되어 있으므로, 도핑전 세정, 유전막증착전 세정 등의 전세정 공정에서 사용된 세정액이 상기 하부전극패턴(24)의 하단 모서리부에 잔류하는 것이 방지되며, 이에 따라, 누설전류 발생의 직접적인 원인이 제거된다.At this time, since the oxide film 250 is formed at the lower edge portion of the lower electrode pattern 24, the cleaning liquid used in the pre-cleaning process such as the cleaning before the doping and the cleaning before the deposition of the dielectric film is the lower edge of the lower electrode pattern 24. Residuals in the parts are prevented, thereby eliminating the direct cause of leakage current generation.
도 2d를 참조하면, 하부전극패턴(24)과 돌출부(26)로 이루어진 하부전극의 노출된 표면에 유전상수값이 뛰어난 Ta2O5를 증착하여 유전막(27)을 형성한 다음, 산소 분위기에서 유전막에 후처리공정을 실시하여 유전막의 특성을 좋게한다. 이는, 유전막이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.Referring to FIG. 2D, the dielectric film 27 is formed by depositing Ta 2 O 5 having excellent dielectric constant on the exposed surface of the lower electrode including the lower electrode pattern 24 and the protrusion 26, and then in an oxygen atmosphere. The post-treatment process is performed on the dielectric film to improve the characteristics of the dielectric film. This is to form a molecular formula consisting of Ta 2 O 5 in order to obtain a dielectric constant value of an ideal dielectric film since the dielectric film is generally composed of Ta 2 O 5-x .
그리고, 유전막의 표면에 TiN층을 증착하여 상부전극(28)인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.A capacitor is manufactured by depositing a TiN layer on the surface of the dielectric film to form a metal plate electrode, which is the upper electrode 28.
이상에서와 같이, 본 발명은 하부전극패턴을 형성한 다음 식각 프로파일이 불량한 그 하단부에 산화공정을 통하여 산화막을 추가 형성해 줌으로써, 전세정 공정시에 프로파일 취약부에 세정액 등이 잔류하는 것을 방지할 수 있으며, 이에 따라, 완성된 캐패시터 소자 동작시 누설전류의 발생을 효과적으로 방지할 수 있다.기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.As described above, according to the present invention, an oxide film is additionally formed through an oxidation process at the lower end of the lower electrode pattern having a poor etching profile, thereby preventing the cleaning solution from remaining in the weak profile during the pre-cleaning process. As a result, leakage current can be effectively prevented during operation of the completed capacitor element. In addition, the present invention can be implemented in various modifications without departing from the scope of the present invention.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000009464A KR100361518B1 (en) | 2000-02-25 | 2000-02-25 | Method of fabricating a capacitor in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000009464A KR100361518B1 (en) | 2000-02-25 | 2000-02-25 | Method of fabricating a capacitor in a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010084428A KR20010084428A (en) | 2001-09-06 |
| KR100361518B1 true KR100361518B1 (en) | 2002-11-21 |
Family
ID=19650160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000009464A KR100361518B1 (en) | 2000-02-25 | 2000-02-25 | Method of fabricating a capacitor in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100361518B1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990050747A (en) * | 1997-12-17 | 1999-07-05 | 윤종용 | Liquid crystal display |
-
2000
- 2000-02-25 KR KR1020000009464A patent/KR100361518B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990050747A (en) * | 1997-12-17 | 1999-07-05 | 윤종용 | Liquid crystal display |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010084428A (en) | 2001-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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