KR100365430B1 - Capacitor in a semiconductor device and fabricating method thereof - Google Patents
Capacitor in a semiconductor device and fabricating method thereof Download PDFInfo
- Publication number
- KR100365430B1 KR100365430B1 KR1020000015530A KR20000015530A KR100365430B1 KR 100365430 B1 KR100365430 B1 KR 100365430B1 KR 1020000015530 A KR1020000015530 A KR 1020000015530A KR 20000015530 A KR20000015530 A KR 20000015530A KR 100365430 B1 KR100365430 B1 KR 100365430B1
- Authority
- KR
- South Korea
- Prior art keywords
- lower electrode
- conductive layer
- forming
- insulating layer
- grooves
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
Abstract
본 발명은 반도체장치의 캐패시터 및 그 제조방법에 관한 것으로서, 특히, 비활성 가스를 이용하는 플라즈마 식각장치로 포토레지스트 또는 수지의 불규칙적인 마스크패턴을 형성하여 하부전극의 노출 부위를 식각하므로서 하부전극의 상부에 다수개의 홈을 형성하여 유전막이 형성되는 하부전극의 표면적을 증가시켜 캐패시터의 충분한 캐패시턴스를 확보하도록 한 다수개의 홈이 형성된 하부전극을 갖는 반도체장치의 캐패시터 및 그 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 캐패시터는 반도체 기판상에 형성된 절연층과, 상기 절연층의 소정부위를 관통하며 상기 반도체 기판의 표면과 접촉하는 제 1 도전층과, 상부에 다수개의 깊은 홈들이 형성되고 상기 제 1 도전층에서 연장되어 상기 절연층상에 위치하는 제 2 도전층 패턴과, 상기 절연층과 접촉하지 않는 상기 제 2 도전층 패턴의 표면에 형성된 유전막과, 상기 유전막 표면을 덮는 제 3 도전층을 포함하여 이루어진다. 본 발명에 따른 반도체장치의 캐패시터 제조방법은 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층의 소정 부위를 제거하여 상기 반도체 기판의 소정 부위 표면을 노출시키는 콘택홀을 형성하는 단계와, 노출된 상기 반도체 기판의 표면과 접촉하며 상기 콘택홀을 완전히 매립하는 제 1 도전층을 상기 절연층상에 형성하는 단계와, 상기 제 1 도전층을 상기 콘택홀 상부 근방에만 잔류하도록 패터닝하여 잔류한 상기 제 1 도전층으로 이루어진 하부전극을 형성하는 단계와, 상기 하부전극의 상부표면에 다수개의 홈을 형성하는 단계와, 상기 절연층상의 상기 다수개의 홈이 형성된 상기 하부전극의 표면에 유전막을 형성하는 단계와, 상기 유전막을 덮는 제 2 도전층을 형성하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same. In particular, a plasma etching apparatus using an inert gas forms an irregular mask pattern of a photoresist or resin to etch an exposed portion of a lower electrode, thereby etching the exposed portion of the lower electrode. The present invention relates to a capacitor of a semiconductor device having a lower electrode having a plurality of grooves formed therein so as to increase the surface area of the lower electrode on which the dielectric film is formed to secure a sufficient capacitance. The capacitor of the semiconductor device according to the present invention includes an insulating layer formed on a semiconductor substrate, a first conductive layer penetrating a predetermined portion of the insulating layer and contacting the surface of the semiconductor substrate, and a plurality of deep grooves formed thereon. A second conductive layer pattern extending from the first conductive layer and positioned on the insulating layer, a dielectric film formed on a surface of the second conductive layer pattern not in contact with the insulating layer, and a third conductive layer covering the dielectric film surface It is made, including. A method of manufacturing a capacitor of a semiconductor device according to the present invention includes the steps of forming an insulating layer on a semiconductor substrate, removing a predetermined portion of the insulating layer to form a contact hole exposing a surface of the predetermined portion of the semiconductor substrate; Forming a first conductive layer on the insulating layer in contact with the exposed surface of the semiconductor substrate and completely filling the contact hole, and patterning the first conductive layer so as to remain only near the upper portion of the contact hole. Forming a lower electrode formed of a first conductive layer, forming a plurality of grooves on an upper surface of the lower electrode, and forming a dielectric film on a surface of the lower electrode on which the plurality of grooves on the insulating layer are formed And forming a second conductive layer covering the dielectric layer.
Description
본 발명은 반도체장치의 캐패시터 및 그 제조방법에 관한 것으로서, 특히, 비활성 가스를 이용하는 플라즈마 식각장치로 포토레지스트 또는 수지의 불규칙적인 마스크패턴을 형성하여 하부전극의 노출 부위를 식각하므로서 하부전극의 상부에 다수개의 홈을 형성하여 유전막이 형성되는 하부전극의 표면적을 증가시켜 캐패시터의 충분한 캐패시턴스를 확보하도록 한 다수개의 홈이 형성된 하부전극을 갖는 반도체장치의 캐패시터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same. In particular, a plasma etching apparatus using an inert gas forms an irregular mask pattern of a photoresist or resin to etch an exposed portion of a lower electrode, thereby etching the exposed portion of the lower electrode. The present invention relates to a capacitor of a semiconductor device having a lower electrode having a plurality of grooves formed therein so as to increase the surface area of the lower electrode on which the dielectric film is formed to secure a sufficient capacitance.
반도체소자가 고집적화됨에 따라 셀의 싸이즈가 감소함에 따라 캐패시터가 차지하는 면적 또한 감소하게 된다. 따라서, 필요 정전용량(capacitance)를 확보하기 위하여 하부전극 표면을 불규칙적으로 형성한다.As the semiconductor devices are highly integrated, the area occupied by the capacitor also decreases as the size of the cell decreases. Therefore, the surface of the lower electrode is irregularly formed to secure the required capacitance.
필요한 하부전극의 표면적을 최대한 확보하기 위하여 하부전극의 표면에 HSG(hemisphere silicon grain) 등으로 돌출부를 형성하는 기술을 표면적확장실리콘(surface area enhanced silicon, 이하 SAES라 함) 형성방법이라 하고을 이를 달성하기 위하여 HSG(hemispherical silicon grain)을 하부전극 표면에 형성한다.In order to secure the necessary surface area of the lower electrode to the maximum, the technique of forming protrusions on the surface of the lower electrode with HSG (hemisphere silicon grain) is called a surface area enhanced silicon (SAES) formation method. In order to form HSG (hemispherical silicon grain) is formed on the lower electrode surface.
즉, 하부전극의 표면적을 확대시키기 위한 일반적인 공정으로 SAES공정을 사용하는데, 이 공정의 관건은 캐패시터의 전기적 특성을 유지하면서 SAES의 밀도 및 그레인 크기를 극대화시켜 최대 캐패시턴스를 확보하는데 있다.That is, the SAES process is used as a general process for increasing the surface area of the lower electrode. The key to this process is to secure the maximum capacitance by maximizing the density and grain size of the SAES while maintaining the electrical characteristics of the capacitor.
그러나, 실리콘 그레인의 크기를 극대화시키는 경우, 하부전극의 첨점부위에 형성되는 실리콘 그레인들은 물리적 스트레스에 취약한 형태를 갖기 때문에 도핑전 세정, 유전막증착전 세정 등의 후속공정에서 실린더 형태의 하부전극패턴으로부터 떨어지게 되어 캐패시턴스의 감소를 초래하고 이웃한 소자 들을 단락시킬 수 있다.However, when maximizing the size of the silicon grain, the silicon grains formed on the peaks of the lower electrode are vulnerable to physical stress, and thus, from the lower electrode pattern of the cylindrical form in the subsequent processes such as pre-doping cleaning and pre-dielectric film deposition cleaning. This can lead to reduced capacitance and short circuits of neighboring devices.
SAES를 채용하는 종래의 기술은, 층간절연층의 소정 부위를 제거하여 소정의 불순물 확산영역을 노출시키는 콘택홀을 형성한 다음, 콘택홀을 포함하는 층간절연층상에 폴리실리콘과 비정질실리콘을 소정의 두께로 형성한 다음 그 위에 산화막으로 하드마스크를 형성하고 패터닝하여 하부전극의 기본 골격을 형성한 후, 그 위에 다수개의 반구형 실리콘 그레인을 형성하여 하부전극의 표면적을 극대화시킨다.The conventional technique employing SAES removes a predetermined portion of the interlayer insulating layer to form a contact hole exposing a predetermined impurity diffusion region, and then forms polysilicon and amorphous silicon on the interlayer insulating layer including the contact hole. After forming a thickness, a hard mask is formed on the oxide film and patterned thereon to form a basic skeleton of the lower electrode, and then a plurality of hemispherical silicon grains are formed thereon to maximize the surface area of the lower electrode.
그리고, 유전막과 상부전극을 하부전극상에 차례로 형성하여 반도체장치의 디램(DRAM) 등에서 사용되는 캐패시터 소자를 완성한다.The dielectric film and the upper electrode are sequentially formed on the lower electrode to complete the capacitor element used in the DRAM of the semiconductor device.
도 1a 내지 도 1e는 종래 기술에 따른 반구형 그레인이 형성된 하부전극을 갖는 반도체장치의 캐패시터 제조공정 단면도이다.1A to 1E are cross-sectional views of a capacitor manufacturing process of a semiconductor device having a lower electrode having hemispherical grains according to the prior art.
도 1a를 참조하면, 아세닉(As) 또는 인(P) 등의 n형 불순물이 고농도로 도핑된 불순물확산영역(11)이 형성된 p형의 반도체기판인 실리콘기판(10) 상에 층간절연층(12)으로 산화막(12)을 형성한 다음, 그(12) 위에 포토레지스트막(도시안함)을 도포한다.Referring to FIG. 1A, an interlayer insulating layer is formed on a silicon substrate 10, which is a p-type semiconductor substrate having an impurity diffusion region 11 doped with n-type impurities such as acene or phosphorus (P). An oxide film 12 is formed of (12), and then a photoresist film (not shown) is applied over the 12.
그리고, 포토레지스트막을 노광 및 현상하여 불순물 확산영역(11)을 노출시키기 위한 포토레지스트패턴(도시안함)을 형성한 후, 층간절연층(12)의 노출 부분을 포토레지스트패턴을 식각마스크로 이용하여 건식식각 등의 비등방성식각으로 제거하여 불순물영역(11)을 노출시키는 콘택홀을 형성한다.After the photoresist film is exposed and developed to form a photoresist pattern (not shown) for exposing the impurity diffusion region 11, the exposed portion of the interlayer insulating layer 12 is used as an etching mask. The contact hole exposing the impurity region 11 is formed by removing by anisotropic etching such as dry etching.
포토레지스트패턴을 제거한 다음, 콘택홀을 포함하는 층간절연층(12) 상에 제 1 도전층(13)으로 p형 불순물인 P 이온이 도핑된 폴리실리콘층(13)을 소정 두께를 갖도록 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다. 이때, 제 1 도전층(13)인 폴리실리콘층(13)은 콘택홀을 완전히 매립하지 않도록 증착하며, 1㎛ 이상으로 형성한다.After removing the photoresist pattern, the polysilicon layer 13 doped with P ions as a p-type impurity as the first conductive layer 13 on the interlayer insulating layer 12 including the contact hole has a predetermined thickness. It deposits by a chemical vapor deposition (hereinafter referred to as CVD) method. In this case, the polysilicon layer 13, which is the first conductive layer 13, is deposited so as not to completely fill the contact hole, and is formed to be 1 μm or more.
그리고, 제 1 도전층(13)으로 완전히 매립되지 않은 콘택홀을 포함하는 제 1 도전층(12)상에 콘택홀을 완전히 매립하도록 제 1 도전층(13)상에 도전성을 갖기 위하여 불순물이 도핑된 비정질실리콘층(14)을 소정 두께로 증착하여 제 2 도전층(14)을 형성한다.In addition, an impurity is doped to have conductivity on the first conductive layer 13 so as to completely fill the contact hole on the first conductive layer 12 including the contact hole not completely filled with the first conductive layer 13. The amorphous silicon layer 14 is deposited to a predetermined thickness to form the second conductive layer 14.
도 1b를 참조하면, 비정질실리콘(amorphous silicon)으로 이루어진 제 2도전층(14) 상에 하드마스크(hard mask)로 사용될 산화막(15)을 소정 두께로 증착하여 형성한다.Referring to FIG. 1B, an oxide film 15 to be used as a hard mask is deposited to a predetermined thickness on a second conductive layer 14 made of amorphous silicon.
그리고, 산화막(15)상에 포토레지스트막을 도포하여 형성한 다음, 노광 및 현상하여 캐패시터의 스토리지전극인 하부전극 패턴을 정의하기 위한 포토레지스트패턴(16)을 형성한다. 이때, 포토레지스트패턴(16)에 의하여 덮혀있는 산화막(15)부위는 박스(box)형 하부전극을 정의하도록 사각형 형태를 갖는다.Then, a photoresist film is formed on the oxide film 15 by coating and then exposed and developed to form a photoresist pattern 16 for defining a lower electrode pattern as a storage electrode of the capacitor. At this time, the portion of the oxide film 15 covered by the photoresist pattern 16 has a rectangular shape to define a box-type lower electrode.
도 1c를 참조하면, 포토레지스트패턴으로 보호되지 않는 부위의 산화막을 제거하여 비정질실리콘으로 이루어진 제 2 도전층의 표면을 노출시키는 산화막패턴(150)을 형성한다. 이때, 산화막패턴(150)은 하부전극을 패터닝하기 위한 하드마스크(hard mask,150)로 사용된다. 하드마스크(150)를 형성하여 비정질실리콘층을 식각하는 이유는 포토레지스트의이 낮은 식각선택비 때문이다.Referring to FIG. 1C, the oxide film pattern 150 exposing the surface of the second conductive layer made of amorphous silicon is formed by removing the oxide film of a portion not protected by the photoresist pattern. In this case, the oxide layer pattern 150 is used as a hard mask 150 for patterning the lower electrode. The reason for forming the hard mask 150 to etch the amorphous silicon layer is because of the low etching selectivity of the photoresist.
포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 후, 잔류한 산화막으로 이루어진 하드마스크(150)로 보호되지 않는 비정질실리콘인 제 2 도전층과 폴리실리콘인 제 1 도전층을 제거하여 층간절연층(12)의 표면을 노출시키며 잔류한 제 2 도전층(140)과 제 1 도전층(130)으로 이루어진 스토리지전극인 하부전극 노드가 형성된다. 이때, 하부전극의 형성은 건식식각 등의 비등방성식각으로 달성하며 이웃한 하부전극들과의 완전한 전기적 절연을 위하여 층간절연층(12)의 일부 표면을 제거하는 과도식각으로 진행한다.After removing the photoresist pattern by a method such as oxygen ashing (O 2 ashing), the second conductive layer of amorphous silicon and the first conductive layer of polysilicon that are not protected by the hard mask 150 made of the remaining oxide film are removed. A lower electrode node, which is a storage electrode composed of the second conductive layer 140 and the first conductive layer 130 remaining while exposing the surface of the interlayer insulating layer 12, is formed. At this time, the formation of the lower electrode is achieved by anisotropic etching such as dry etching and proceeds to the transient etching to remove a part of the surface of the interlayer insulating layer 12 for complete electrical insulation with neighboring lower electrodes.
도 1d를 참조하면, 산화막으로 이루어진 하드마스크를 습식식각으로 제거하여 하부전극을 이루는 잔류한 제 2 도전층(140)의 상부 표면을 노출시킨다. 따라서, 하부전극의 노출된 표면은 비정질실리콘으로 이루어진 제 2 도전층(140)의 상부 표면 및 측면과 폴리실리콘으로 이루어진 제 1 도전층의 층간절연층(12)상의 측면이 된다.Referring to FIG. 1D, the hard mask made of the oxide film is removed by wet etching to expose the upper surface of the remaining second conductive layer 140 forming the lower electrode. Thus, the exposed surface of the lower electrode becomes the top surface and side surface of the second conductive layer 140 made of amorphous silicon and the side surface of the interlayer insulating layer 12 of the first conductive layer made of polysilicon.
그리고, 잔류한 제 2 도전층(140)과 제 1 도전층(130)으로 이루어진 하부전극의 표면적을 확장시키는 표면적확장실리콘(SAES)을 형성하기 위하여 하부전극의 잔류한 제 2 도전층(140) 표면에 돌출부(17)인 반구형실리콘그레인(HSG,17)을 형성한다. 이때, 반구형실리콘그레인(17)은 노출된 제 2 도전층(140)의 노출된 표면에 SiH4기체를 흘려 증착되게 하여 형성한다.The remaining second conductive layer 140 of the lower electrode is formed to form a surface area extension silicon (SAES) that extends the surface area of the lower electrode including the remaining second conductive layer 140 and the first conductive layer 130. A hemispherical silicon grain (HSG) 17, which is a protrusion 17, is formed on the surface. At this time, the hemispherical silicon grains 17 are formed by flowing SiH 4 gas on the exposed surface of the exposed second conductive layer 140.
그러나, 물리적 스트레스에 취약한 하부전극의 첨점부에 형성되는 돌출부(17)는 불안정하여 용이하게 하부전극으로부터 이탈될 수 있다.However, the protrusion 17 formed at the peak of the lower electrode vulnerable to physical stress may be unstable and easily detached from the lower electrode.
그 다음, 공핍현상을 방지하기 위하여, 필요한 경우, 하부전극 표면에 형성된 자연산화막을 제거한 후 추가 불순물 이온주입을 하부전극 및 돌출부(17)에 실시한다. 이는 HSG 형성 측면에서 결정화를 위한 인큐베이션 타임이 길 수록 유리하고, 인큐베이션 타임을 길게 하려면 실리콘층의 증착온도가 낮거나 도핑 농도가 낮아야 하기 때문에 추가 도핑이 필요한 것이다.Then, in order to prevent the depletion phenomenon, if necessary, after removing the natural oxide film formed on the lower electrode surface, additional impurity ion implantation is performed on the lower electrode and the protrusion 17. This is advantageous as the incubation time for crystallization in terms of HSG formation is longer, and further doping is necessary because the incubation time is long, the deposition temperature of the silicon layer must be low or the doping concentration must be low.
도 1e를 참조하면, 다수개의 돌출부(17), 잔류한 제 2 도전층(140) 및 제 1 도전층(140)으로 이루어진 최종 하부전극의 노출된 표면에 유전막(18)을 얇게 증착하여 형성한다. 이때, 유전막(18)으로는 산소와 질소가 결합된 O-N-O막 또는 유전상수값이 뛰어난 Ta2O5를 증착하여 유전막을 형성한다.Referring to FIG. 1E, the dielectric layer 18 is thinly deposited on the exposed surface of the final lower electrode including the plurality of protrusions 17, the remaining second conductive layer 140, and the first conductive layer 140. . In this case, the dielectric film 18 is formed by depositing an ONO film in which oxygen and nitrogen are combined or Ta 2 O 5 having excellent dielectric constant.
Ta2O5를 유전막(18)으로 이용한 경우, 산소 분위기에서 유전막에 후처리공정을 실시하여 유전막의 특성을 좋게한다. 이는, 유전막이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.When Ta 2 O 5 is used as the dielectric film 18, the dielectric film is subjected to a post-treatment step in an oxygen atmosphere to improve the characteristics of the dielectric film. This is to form a molecular formula consisting of Ta 2 O 5 in order to obtain a dielectric constant value of an ideal dielectric film since the dielectric film is generally composed of Ta 2 O 5-x .
그리고, 유전막의 표면에 제 3 도전층(19)을 증착하여 플레이트전극(plate electrode)인 상부전극(19)을 형성한다. 이때, 상부전극(19) 형성 물질로는 도핑된 폴리실리콘 또는 TiN 등의 금속으로 형성하여 캐패시터를 제조한다.The third conductive layer 19 is deposited on the surface of the dielectric film to form an upper electrode 19 that is a plate electrode. In this case, the upper electrode 19 is formed of a metal such as doped polysilicon or TiN to manufacture a capacitor.
그러나, 상술한 종래의 기술에 따른 캐패시터는 하부전극패턴의 모서리부에 형성되는 반구형실리콘그레인이 하부전극패턴으로부터 용이하게 외부 물리적 충격에 기인하여 이탈되므로 떨어져 나온 실리콘 그레인들이 이웃한 실린더간의 단락(브릿지현상)을 초래하여 소자의 수율을 감소시키고, 반구형실리콘그레인의 증착 특성상 제 1 도전층인 폴리실리콘층의 두께를 두껍게 할 수 없고, 또한, 반구형실리콘그레인은 하부전극패턴 표면으로부터 돌출부를 이루므로 하부전극의 부피가 증가하는 문제점이 있다.However, the capacitor according to the prior art described above has a hemispherical silicon grain formed at the corner of the lower electrode pattern easily separated from the lower electrode pattern due to external physical impact, so that the silicon grains separated from the short circuit between the adjacent cylinders (bridges Phenomenon), the yield of the device is reduced, and the thickness of the polysilicon layer, which is the first conductive layer, cannot be made thick due to the deposition characteristics of the hemispherical silicon grains, and since the hemispherical silicon grains protrude from the surface of the lower electrode pattern, There is a problem that the volume of the electrode increases.
따라서, 본 발명의 목적은 비활성 가스를 이용하는 플라즈마 식각장치로 포토레지스트 또는 수지의 불규칙적인 마스크패턴을 형성하여 하부전극의 노출 부위를 식각하므로서 하부전극의 상부에 다수개의 홈을 깊게 형성하여 유전막이 형성되는 하부전극의 표면적을 증가시켜 캐패시터의 충분한 캐패시턴스를 확보하도록 한 다수개의 홈이 형성된 하부전극을 갖는 반도체장치의 캐패시터 구조를 제공하는데 있다.Accordingly, an object of the present invention is to form a dielectric film by forming a plurality of grooves deeply on the lower electrode by etching an exposed portion of the lower electrode by forming an irregular mask pattern of photoresist or resin using a plasma etching apparatus using an inert gas. The present invention provides a capacitor structure of a semiconductor device having a lower electrode having a plurality of grooves formed therein so as to increase the surface area of the lower electrode to secure sufficient capacitance of the capacitor.
본 발명의 다른 목적은 반구형실리콘그레인으로 하부전극의 표면적을 확장하지 않고 폴리실리콘으로 이루어진 하부전극 자체의 상부 표면에 다수개의 홈을 깊게 형성하여 노출되는 하부전극의 표면적을 극대화시키도록 한 반도체장치의 캐패시터 제조방법을 제공하는데 있다.Another object of the present invention is to form a plurality of grooves deep in the upper surface of the lower electrode itself made of polysilicon to maximize the surface area of the exposed lower electrode without expanding the surface area of the lower electrode with hemispherical silicon grains. It is to provide a capacitor manufacturing method.
상술한 목적을 위하여 본 발명의 일 실시예에 따른 반도체장치의 캐패시터는 반도체 기판상에 형성된 절연층과, 상기 절연층의 소정부위를 관통하며 상기 반도체 기판의 표면과 접촉하는 제 1 도전층과, 상부에 다수개의 깊은 홈들이 형성되고 상기 제 1 도전층에서 연장되어 상기 절연층상에 위치하는 제 2 도전층 패턴과, 상기 절연층과 접촉하지 않는 상기 제 2 도전층 패턴의 표면에 형성된 유전막과, 상기 유전막 표면을 덮는 제 3 도전층을 포함하여 이루어진다.The capacitor of the semiconductor device according to an embodiment of the present invention for the above-mentioned object is an insulating layer formed on a semiconductor substrate, a first conductive layer penetrating a predetermined portion of the insulating layer and in contact with the surface of the semiconductor substrate, A plurality of deep grooves formed thereon and extending from the first conductive layer to be disposed on the insulating layer, and a dielectric film formed on a surface of the second conductive layer pattern not in contact with the insulating layer; And a third conductive layer covering the surface of the dielectric film.
바람직하게는, 상기 제 2 도전층패턴은 박스(box), 원기둥 등의 다양한 형태를 갖는다.Preferably, the second conductive layer pattern has various forms such as a box and a cylinder.
상술한 목적을 위하여 본 발명의 다른 실시예에 따른 반도체장치의 캐패시터 제조방법은 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층의 소정 부위를 제거하여 상기 반도체 기판의 소정 부위 표면을 노출시키는 콘택홀을 형성하는 단계와, 노출된 상기 반도체 기판의 표면과 접촉하며 상기 콘택홀을 완전히 매립하는 제 1 도전층을 상기 절연층상에 형성하는 단계와, 상기 제 1 도전층을 상기 콘택홀 상부 근방에만 잔류하도록 패터닝하여 잔류한 상기 제 1 도전층으로 이루어진 하부전극을 형성하는 단계와, 상기 하부전극의 상부표면에 다수개의 홈을 형성하는 단계와, 상기 절연층상의 상기 다수개의 홈이 형성된 상기 하부전극의 표면에 유전막을 형성하는 단계와, 상기 유전막을 덮는 제 2 도전층을 형성하는 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method including forming an insulating layer on a semiconductor substrate and removing a predetermined portion of the insulating layer to expose a surface of the predetermined portion of the semiconductor substrate. Forming a contact hole for forming a contact hole, forming a first conductive layer in contact with the exposed surface of the semiconductor substrate and completely filling the contact hole on the insulating layer, and forming the first conductive layer on the contact hole. Forming a lower electrode formed of the first conductive layer remaining by patterning to remain only in the vicinity; forming a plurality of grooves on an upper surface of the lower electrode; and forming the plurality of grooves on the insulating layer. And forming a dielectric film on the surface of the lower electrode, and forming a second conductive layer covering the dielectric film.
바람직하게는, 상기 하부전극의 상부표면에 다수개의 홈을 형성하는 단계는, 상기 하부전극상에 포토레지스트막을 도포하는 단계와, 불활성 가스를 사용하는 플라즈마에 상기 포토레지스트막을 노출시켜 상기 포토레지스막에 상기 하부전극의 상부 표면을 노출시키는 다수개의 개구부를 형성하는 단계와, 상기 다수개의 개구부에 의하여 노출된 상기 하부전극을 소정 깊이만큼 제거하는 단계와, 잔류한 상기 포토레지스트막을 제거하는 단계를 포함하여 이루어진다. 또는, 상기 하부전극의 상부표면에 다수개의 홈을 형성하는 단계는, 상기 하부전극상에 수지막을 형성하는 단계와, 불활성 가스를 사용하는 플라즈마에 상기 수지막을 노출시켜 상기 수지막에 상기 하부전극의 상부 표면을 노출시키는 다수개의 개구부를 형성하는 단계와, 상기 다수개의 개구부에 의하여 노출된 상기 하부전극을 소정 깊이만큼 제거하는 단계와, 잔류한 상기 수지막을 제거하는 단계를 포함하여 이루어진다.Preferably, forming a plurality of grooves on the upper surface of the lower electrode, applying a photoresist film on the lower electrode, exposing the photoresist film to a plasma using an inert gas to expose the photoresist film Forming a plurality of openings exposing the upper surface of the lower electrode at a predetermined time; removing the lower electrode exposed by the plurality of openings by a predetermined depth; and removing the remaining photoresist film. It is done by Alternatively, forming a plurality of grooves on the upper surface of the lower electrode may include forming a resin film on the lower electrode and exposing the resin film to a plasma using an inert gas to expose the lower electrode to the resin film. Forming a plurality of openings exposing an upper surface, removing the lower electrode exposed by the plurality of openings by a predetermined depth, and removing the remaining resin film.
상술한 목적을 위하여 본 발명의 또 다른 실시예에 따른 반도체장치의 캐패시터 제조방법은 반도체 기판상에 절연층을 형성하는 단계와, 상기 절연층의 소정 부위를 제거하여 상기 반도체 기판의 소정 부위 표면을 노출시키는 콘택홀을 형성하는 단계와, 노출된 상기 반도체 기판의 표면과 접촉하며 상기 콘택홀을 완전히 매립하는 제 1 도전층을 상기 절연층상에 형성하는 단계와, 상기 제 1 도전층을 상기 콘택홀 상부 근방에만 잔류하도록 패터닝하여 잔류한 상기 제 1 도전층으로 이루어진 하부전극을 형성하는 단계와, 상기 하부전극상에 다수개의 개구부가 형성된 마스크층을 형성하는 단계와, 상기 마스크층으로 보호되지 않는 상기 하부전극을 소정 깊이로 제거하여 다수개의 홈을 형성하는 단계와, 상기 절연층상의 상기 다수개의 홈이 형성된 상기 하부전극의 표면에 유전막을 형성하는 단계와,상기 유전막을 덮는 제 2 도전층을 형성하는 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method including forming an insulating layer on a semiconductor substrate, and removing a predetermined portion of the insulating layer to form a surface of the predetermined portion of the semiconductor substrate. Forming a contact hole for exposing, forming a first conductive layer in contact with the exposed surface of the semiconductor substrate and completely filling the contact hole on the insulating layer, and forming the first conductive layer in the contact hole Forming a lower electrode formed of the first conductive layer remaining by patterning only in the vicinity of the upper part, forming a mask layer having a plurality of openings formed on the lower electrode, and not protecting the mask layer Removing a lower electrode to a predetermined depth to form a plurality of grooves, and forming the plurality of grooves on the insulating layer. It comprises the steps of forming a second conductive layer covering the dielectric layer forming a dielectric film on the surface of the lower electrode group.
바람직하게는, 상기 하부전극의 다수개의 홈을 형성하는 단계는, 상기 하부전극상에 포토레지스트막을 도포하는 단계와, 불활성 가스를 사용하는 플라즈마에 상기 포토레지스트막을 노출시켜 상기 포토레지스막에 상기 하부전극의 상부 표면을 노출시키는 다수개의 개구부를 형성하는 단계와, 상기 다수개의 개구부에 의하여 노출된 상기 하부전극을 소정 깊이만큼 제거하는 단계와, 잔류한 상기 포토레지스트막을 제거하는 단계를 포함하여 이루어진다. 또는, 상기 하부전극에 다수개의 홈을 형성하는 단계는, 상기 하부전극상에 수지막을 형성하는 단계와, 불활성 가스를 사용하는 플라즈마에 상기 수지막을 노출시켜 상기 수지막에 상기 하부전극의 상부 표면을 노출시키는 다수개의 개구부를 형성하는 단계와, 상기 다수개의 개구부에 의하여 노출된 상기 하부전극을 소정 깊이만큼 제거하는 단계와, 잔류한 상기 수지막을 제거하는 단계를 포함하여 이루어진다.The forming of the plurality of grooves of the lower electrode may include applying a photoresist film on the lower electrode and exposing the photoresist film to a plasma using an inert gas to expose the lower portion to the photoresist film. Forming a plurality of openings exposing the upper surface of the electrode, removing the lower electrode exposed by the plurality of openings by a predetermined depth, and removing the remaining photoresist film. Alternatively, the forming of the plurality of grooves in the lower electrode may include forming a resin film on the lower electrode, exposing the resin film to a plasma using an inert gas, thereby forming an upper surface of the lower electrode on the resin film. Forming a plurality of openings to be exposed; removing the lower electrodes exposed by the plurality of openings by a predetermined depth; and removing the remaining resin film.
그리고, 상기 불활성 가스는 Ar, N2, He 또는 Ar/N2등을 사용한다.As the inert gas, Ar, N 2 , He, Ar / N 2, or the like is used.
도 1a 내지 도 1e는 종래 기술에 따른 반구형 그레인이 형성된 하부전극을 갖는 반도체장치의 캐패시터 제조공정 단면도1A to 1E are cross-sectional views of a capacitor manufacturing process of a semiconductor device having a lower electrode having hemispherical grains according to the prior art.
도 2는 본 발명에 따라 제조되어 다수개의 홈이 상부에 형성된 하부전극을 갖는 반도체장치의 캐패시터 단면도2 is a cross-sectional view of a capacitor of a semiconductor device manufactured according to the present invention and having a lower electrode having a plurality of grooves formed thereon.
도 3a 내지 도 3g는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도3A to 3G are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to the present invention.
본 발명은 반구형실리콘그레인으로 캐패시터의 하부전극 표면적 확대를 꾀하지 않으므로 하부전극을 꼭 비정질실리콘으로 형성할 필요가 없으므로 하부전극을 도핑된 폴리실리콘 등의 어떠한 도전층으로 형성하여도 무방하다.Since the present invention does not attempt to enlarge the bottom electrode surface area of the capacitor with hemispherical silicon grains, the bottom electrode may not necessarily be formed of amorphous silicon, and thus the bottom electrode may be formed of any conductive layer such as doped polysilicon.
즉, 본 발명은 소정의 패턴을 갖는 하부전극의 표면적을 확장시키기 위하여, 하부전극의 표면에 별도의 돌출형 추가패턴을 형성하는 대신, 하부전극의 표면에 다수개의 홈을 깊게 형성하여 특별히 하부전극의 부피증대 없이 필요한 하부전극의 표면적 확장을 달성할 수 있다.That is, in the present invention, in order to expand the surface area of the lower electrode having a predetermined pattern, instead of forming a separate protruding additional pattern on the surface of the lower electrode, a plurality of grooves are deeply formed on the surface of the lower electrode, and thus the lower electrode It is possible to achieve the necessary surface area extension of the lower electrode without increasing the volume.
본 발명에서는, 상기한 바와 같은 하부전극의 표면에 다수개의 깊은 홈들을 형성하기 위하여, 폴리실리콘층을 패터닝하여 하부전극패턴을 형성한 다음 하부전극의 상부 표면에 홈 형성을 위한 식각마스크를 포토레지스트 또는 탄소를 포함하는 레진(resin)으로 형성한다. 이와 같이 포토레지스트(또는 레진)에 홈 형성을 위한 패턴을 형성하기 위하여 포토레지스트를 비활성 가스인 Ar 또는 Ar/N2를 사용하는 플라즈마식각장치에서 식각하여 불규칙한 형태의 러기드 포토레지스트 마스크(rugged photoresist mask)를 만든다. 이때, 러기드 포토레지스트 마스크가 형성되는 메카니즘은, 플라즈마 상태의 Ar 또는 Ar/N2가 포토레지스트 또는 레진에 포함된 탄소와 다른 원자 또는 분자와의 사슬연결고리 중 가장 취약한 부위를 물리적인 스퍼터링(sputtering)을 일으켜 끊는 것으로 이루어진다. 따라서, 포토레지스트막 또는 레진막의 표면이 울퉁불퉁해져서 러기드 포토레지스트(레진) 마스크가 형성되는 것이다.In the present invention, in order to form a plurality of deep grooves on the surface of the lower electrode as described above, the polysilicon layer is patterned to form a lower electrode pattern, and then an etching mask for forming grooves on the upper surface of the lower electrode Or a resin containing carbon. As such, the photoresist is etched in a plasma etching apparatus using Ar or Ar / N 2 , which is an inert gas, to form a groove forming pattern in the photoresist (or resin). create a mask). At this time, the mechanism in which the rugged photoresist mask is formed is physical sputtering of the most vulnerable part of the chain linkage between Ar and Ar / N 2 in the plasma state of carbon and other atoms or molecules included in the photoresist or resin ( by sputtering). Therefore, the surface of the photoresist film or the resin film is uneven to form a rugged photoresist (resin) mask.
이와 같이 형성된 러기드 포토레지스트(레진) 마스크를 이용하여 이로부터 보호되지 않는 부위의 하부전극을, 예를 들면 폴리실리콘으로 이루어진 하부전극을, 원하는 타겟량으로 제거하여 다수개의 홈들을 하부전극에 형성하여 하부전극의 표면적을 확장시킨다.A plurality of grooves are formed in the lower electrode by removing the lower electrode of a portion not protected from it, for example, a polysilicon lower electrode, using a rugged photoresist (resin) mask formed as described above to a desired target amount. To expand the surface area of the lower electrode.
이후, 마스크를 제거하고 세정, 산소와 질소로 이루어진 유전막 증착 및 상부전극을 도핑된 폴리실리콘 등으로 형성하여 캐패시턴스가 증가한 캐패시터를 제조한다.Thereafter, the mask is removed, the dielectric film is formed of oxygen and nitrogen, and the upper electrode is formed of doped polysilicon or the like to manufacture a capacitor having increased capacitance.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따라 제조되어 다수개의 홈이 상부에 형성된 하부전극을 갖는 반도체장치의 캐패시터 단면도이다.2 is a cross-sectional view of a capacitor of a semiconductor device manufactured according to the present invention and having a lower electrode having a plurality of grooves formed thereon.
도 2를 참조하면, 제 1 도전형 반도체 기판인 실리콘 기판(20)의 활성영역에 트랜지스터의 소스/드레인으로 사용되는 불순물 확산영역(21)이 형성되어 있다. 제 2 도전형 불순물 확산영역(21)을 덮으며 산화막 등의 절연물질로 이루어진 층간절연층(22)이 소정의 두께로 실리콘 기판(20) 표면 상에 형성되어 있다.Referring to FIG. 2, an impurity diffusion region 21 used as a source / drain of a transistor is formed in an active region of a silicon substrate 20, which is a first conductivity type semiconductor substrate. An interlayer insulating layer 22 covering the second conductivity type impurity diffusion region 21 and made of an insulating material such as an oxide film is formed on the surface of the silicon substrate 20 with a predetermined thickness.
층간절연층(22)의 소정 부위가 제거되어 제 2 도전형 불순물 확산영역(21)의 표면을 노출시키도록 콘택홀이 형성되어 있고, 도핑된 폴리실리콘 등의 도전물질로 이루어진 스토리지전극(storage electrode)인 하부전극(231)이 불순물 확산영역(21)과 접촉하며 콘택홀을 완전히 충전하고 층간절연층(22)의 상부 표면까지 연장된 형태로 형성되어 있다.A contact hole is formed to remove a predetermined portion of the interlayer insulating layer 22 to expose the surface of the second conductivity type impurity diffusion region 21, and a storage electrode made of a conductive material such as doped polysilicon. The lower electrode 231 is formed in contact with the impurity diffusion region 21 to completely fill the contact hole and extend to the upper surface of the interlayer insulating layer 22.
하부전극(231)의 상부 표면에는 다수개의 깊은 홈들이 하부전극 내부로 형성되어 하부전극(231)의 표면적을 특별한 부피증가 없이 확장시키는 구조를 구현한다. 이때, 하부전극(231)의 형태는 상부에 다수개의 홈들이 형성된 박스형 또는 원형기둥 등의 다양한 패턴을 가질 수 있다.A plurality of deep grooves are formed in the lower electrode on the upper surface of the lower electrode 231 to implement a structure in which the surface area of the lower electrode 231 is expanded without a special volume increase. In this case, the shape of the lower electrode 231 may have various patterns such as a box shape or a circular column having a plurality of grooves formed thereon.
층간절연층(231) 상부로 돌출된 하부전극(231)의 표면에는 산소와 질소로 이루어진 ONO막 등으로 형성된 유전막(26)이 얇게 형성되어 있고, 하부전극(231)과 대응하는 유전막(26)을 덮는 플레이트전극(plate electrode)인 상부전극(27)이 도핑된 폴리실리콘등의 도전물질로 형성되어 있다.On the surface of the lower electrode 231 protruding above the interlayer insulating layer 231, a dielectric film 26 formed of an ONO film made of oxygen and nitrogen is thinly formed, and the dielectric film 26 corresponding to the lower electrode 231 is formed. The upper electrode 27, which is a plate electrode covering the electrode, is formed of a conductive material such as doped polysilicon.
따라서, 본 발명에 따른 반도체장치의 캐패시터는 하부전극의 표면으로부터 내부방향으로 깊은 홈들이 다수개 형성되어 별도의 부피 증가나 추가 공정없이 다양한 형태를 갖는 하부전극의 유전막 증착부위를 최대로 확장하므로 캐패시터의 정전용량을 증가시킨다.Therefore, the capacitor of the semiconductor device according to the present invention has a plurality of deep grooves formed in the inner direction from the surface of the lower electrode to expand the dielectric film deposition region of the lower electrode having a variety of shapes without a separate volume increase or additional process to the capacitor To increase the capacitance.
도 3a 내지 도 3g는 본 발명에 따른 반도체장치의 캐패시터 제조공정 단면도이다.3A to 3G are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to the present invention.
도 3a를 참조하면, 아세닉(As) 또는 인(P) 등의 n형 불순물이 고농도로 도핑된 불순물확산영역(21)이 형성된 p형의 반도체기판인 실리콘기판(20) 상에 층간절연층(22)으로 산화막(22)을 증착하여 형성한 다음, 층간절연층(22) 위에 포토레지스트막(도시안함)을 도포한다.Referring to FIG. 3A, an interlayer insulating layer is formed on a silicon substrate 20, which is a p-type semiconductor substrate having an impurity diffusion region 21 doped with a high concentration of n-type impurities such as an asic or phosphorus (P). An oxide film 22 is formed by evaporation (22), and then a photoresist film (not shown) is applied over the interlayer insulating layer 22.
그리고, 포토레지스트막을 노광 및 현상하여 불순물 확산영역(21)을 노출시키기 위한 포토레지스트패턴(도시안함)을 형성한 후, 층간절연층(22)의 노출 부분을 포토레지스트패턴을 식각마스크로 이용하여 건식식각 등의 비등방성식각으로 제거하여 불순물영역(21)을 노출시키는 콘택홀을 형성한다.After the photoresist film is exposed and developed to form a photoresist pattern (not shown) for exposing the impurity diffusion region 21, the exposed portion of the interlayer insulating layer 22 is used as an etching mask. The contact hole exposing the impurity region 21 is formed by removing by anisotropic etching such as dry etching.
포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 다음, 콘택홀을 포함하는 층간절연층(22) 상에 제 1 도전층(23)으로 p형 불순물인 P 이온이 도핑된 폴리실리콘층(23)을 소정 두께를 갖도록 화학기상증착(Chemical Vapor Deposition: 이하, CVD라 칭함) 방법으로 증착하여 형성한다. 이때, 제 1 도전층(23)인 폴리실리콘층(23)은 반구형실리콘그레인(semispherical silicon grain)을 형성하지 않으므로 콘택홀을 완전히 매립하면서 매패시터의 정전용량을 최대한 확보할 수 있는 두께를 갖도록 증착한다.After removing the photoresist pattern by a method such as oxygen ashing (O 2 ashing), polysilicon doped with P ions, which is a p-type impurity, to the first conductive layer 23 on the interlayer insulating layer 22 including the contact hole. The layer 23 is formed by depositing by chemical vapor deposition (hereinafter referred to as CVD) to have a predetermined thickness. In this case, since the polysilicon layer 23, which is the first conductive layer 23, does not form semispherical silicon grains, the polysilicon layer 23 is deposited to have a thickness capable of maximally securing the capacitance of the capacitor while completely filling contact holes. do.
그리고, 포토레지스트와 폴리실리콘은 식각선택비가 크므로 별도의 하드마스크를 형성할 필요없이, 제 1 도전층(23)인 도핑된 폴리실리콘층상에 포토레지스트막을 도포하여 형성한 다음, 노광 및 현상하여 캐패시터의 스토리지전극인 하부전극 패턴을 정의하기 위한 포토레지스트패턴(24)을 형성한다. 이때, 포토레지스트패턴(24)에 의하여 덮혀있는 제 1 도전층(23)부위는 박스(box)형, 원기둥형 등의 다양한 하부전극을 정의하는 형태를 갖는다.Since the photoresist and the polysilicon have a large etching selectivity, a photoresist film is formed on the doped polysilicon layer, which is the first conductive layer 23, and then exposed and developed without forming a separate hard mask. A photoresist pattern 24 for defining a lower electrode pattern, which is a storage electrode of the capacitor, is formed. In this case, the portion of the first conductive layer 23 covered by the photoresist pattern 24 may have a shape of defining various lower electrodes such as a box shape and a cylinder shape.
도 3b를 참조하면, 포토레지스트패턴으로 보호되지 않는 부위의 제 1 도전층을 건식식각 등의 비등방성식각으로 제거하여 산화막으로 이루어진 층간절연층(22)의 표면을 노출시키는 하부전극패턴(2350)을 형성한다. 따라서, 본 발명의 실시예에서는 비정질실리콘으로 사용하지 않으므로 별도의 하드마스크 형성공정없이 1회의 포토리쏘그래피(photolithography)로 하부전극패턴(230)을 형성할 수 있다. 이때, 하부전극패턴(230)의 형성은 건식식각 등의 비등방성식각으로 달성하며 이웃한 셀의 하부전극패턴들과의 완전한 전기적 절연을 위하여 층간절연층(22)의 일부 표면을 제거하는 과도식각으로 진행한다.Referring to FIG. 3B, the lower electrode pattern 2350 exposing the surface of the interlayer insulating layer 22 made of an oxide film by removing the first conductive layer of the portion not protected by the photoresist pattern by anisotropic etching such as dry etching. To form. Therefore, in the embodiment of the present invention, since the silicon is not used as the amorphous silicon, the lower electrode pattern 230 may be formed by one photolithography without a separate hard mask forming process. At this time, the formation of the lower electrode pattern 230 is achieved by anisotropic etching, such as dry etching, and transient etching to remove a part of the surface of the interlayer insulating layer 22 for complete electrical insulation with the lower electrode patterns of neighboring cells. Proceed to
그리고, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거하고 기판의 전표면을 깨끗이하기 위한 전세정공정을 실시한다.Then, the photoresist pattern is removed by a method such as oxygen ashing (O 2 ashing) and a pre-cleaning step is performed to clean the entire surface of the substrate.
도 3c를 참조하면, 이웃한 하부전극패턴들 사이에 형성된 골들을 충분히 매립하도록 포토레지스트(photoresist) 또는 레진(resin)을 도포하여 마스크층(25)을 하부전극패턴(230)과 층간절연층(22)상에 형성한다.Referring to FIG. 3C, a photoresist or a resin is coated to sufficiently fill valleys formed between adjacent lower electrode patterns, thereby forming the mask layer 25 and the lower electrode pattern 230 and the interlayer insulating layer ( 22) form.
도 3d를 참조하면, Ar, N2, He 또는 Ar/N2등의 불활성 가스(inert gas)를 사용하는 플라즈마장치에서 마스크층을 패터닝하여 표면에 불규칙한 형태의 다수개의 구멍들이 형성되어 그 하부에 위치한 하부전극패턴(230)의 상부 표면 일부를 노출시키는 잔류한 마스크층으로 이루어진 러기드 포토레지스트 마스크(250)를 제조한다. 이때, 러기드 포토레지스트(또는 레진) 마스크(250)가 형성되는 메카니즘은, 플라즈마 상태의 Ar 또는 Ar/N2가 포토레지스트 또는 레진에 포함된 탄소와 다른 원자 또는 분자와의 사슬연결고리 중 가장 취약한 부위를 물리적인 스퍼터링(sputtering)을 일으켜 끊는 것으로 이루어진다. 따라서, 포토레지스트막 또는 레진막의 표면의 소정부위가 연속적인 스퍼터링으로 제거되어 하부막을 노출시키는 홀들이 형성된 러기드 포토레지스트(레진) 마스크가 형성되는 것이다.Referring to FIG. 3D, in the plasma apparatus using an inert gas such as Ar, N 2 , He, or Ar / N 2 , a mask layer is patterned to form a plurality of holes having irregular shapes on the surface thereof. A rugged photoresist mask 250 including a remaining mask layer exposing a portion of the upper surface of the lower electrode pattern 230 positioned is manufactured. At this time, the mechanism in which the rugged photoresist (or resin) mask 250 is formed is the most of the chain linkages between Ar and Ar / N 2 in the plasma state of carbon and other atoms or molecules included in the photoresist or resin. It consists of breaking up the vulnerable area by causing physical sputtering. Therefore, a predetermined portion of the surface of the photoresist film or the resin film is removed by continuous sputtering to form a rugged photoresist (resin) mask having holes for exposing the lower film.
도 3e를 참조하면, 이와 같이 형성된 러기드 포토레지스트(레진) 마스크를 이용하여 이로부터 보호되지 않는 부위의 하부전극패턴을, 예를 들면 폴리실리콘으로 이루어진 하부전극패턴의 노출부위를, 원하는 타겟량으로 제거하여 다수개의 홈들을 갖는 하부전극(231)에 형성하여 표면적을 확장시킨다. 이때, 포토레지스트와 폴리실리콘의 식각선택비가 상대적으로 크므로 하부전극(231)에 형성된 홈의 깊이는 포토레지스트로 이루어진 마스크(251)가 제거되는 양보다 크므로 충분히하부전극(231)에 형성되는 홈들의 깊이를 제어할 수 있다.Referring to FIG. 3E, the lower electrode pattern of the portion not protected from the same by using the rugged photoresist (resin) mask thus formed is exposed to the exposed portion of the lower electrode pattern made of, for example, polysilicon. It is removed to form a lower electrode 231 having a plurality of grooves to expand the surface area. At this time, since the etching selectivity of the photoresist and the polysilicon is relatively large, the depth of the groove formed in the lower electrode 231 is greater than the amount that the mask 251 made of the photoresist is removed. The depth of the grooves can be controlled.
따라서, 본 발명의 실시예에서는 다수개의 홈들이 하부전극(231) 내부로 깊이 형성되었으므로 별도의 추가막 증착 공정이 필요하지 않고 추가 부피증가 없이도 하부전극(231)의 표면적을 최대한 확보할 수 있다.Therefore, in the exemplary embodiment of the present invention, since a plurality of grooves are formed deeply into the lower electrode 231, a separate additional film deposition process is not required and the surface area of the lower electrode 231 can be secured to the maximum without additional volume increase.
도 3f를 참조하면, 하부전극(231) 형성용 마스크로 사용된 포토레지스트(또는 레진)을 제거하여 층간절연층(22) 상부의 하부전극(231)의 전 표면을 노출시킨다. 이때, 포토레지스트로 마스크를 형성한 경우 산소 애슁등의 방법으로 제거한다.Referring to FIG. 3F, the photoresist (or resin) used as a mask for forming the lower electrode 231 is removed to expose the entire surface of the lower electrode 231 on the interlayer insulating layer 22. At this time, when the mask is formed of a photoresist, it is removed by a method such as oxygen ashing.
그 다음, 잔류한 폴리실리콘으로 이루어진 노출된 하부전극(231) 표면을 포함하는 기판의 전 표면을 세정하여 이물(particles) 및 하부전극 표면에 형성된 자연산화막 등을 제거한다.Next, the entire surface of the substrate including the exposed lower electrode 231 surface of the remaining polysilicon is cleaned to remove foreign particles and natural oxide film formed on the lower electrode surface.
도 3g를 참조하면, 다수개의 깊은 홈들이 형성되어 표면적이 최대로 확장된 하부전극(231)의 노출된 표면에 유전막(26)을 얇게 증착하여 형성한다. 이때, 유전막(26)으로는 산소와 질소가 결합된 O-N-O막 또는 유전상수값이 뛰어난 Ta2O5를 증착하여 유전막을 형성한다.Referring to FIG. 3G, a plurality of deep grooves are formed by thinly depositing the dielectric film 26 on the exposed surface of the lower electrode 231 having the largest surface area. In this case, the dielectric layer 26 is formed by depositing an ONO film in which oxygen and nitrogen are combined or Ta 2 O 5 having excellent dielectric constant.
Ta2O5를 유전막(26)으로 이용한 경우, 산소 분위기에서 유전막에 후처리공정을 실시하여 유전막의 특성을 좋게 한다. 이는, 유전막이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.When Ta 2 O 5 is used as the dielectric film 26, the dielectric film is subjected to a post-treatment process in an oxygen atmosphere to improve the characteristics of the dielectric film. This is to form a molecular formula consisting of Ta 2 O 5 in order to obtain a dielectric constant value of an ideal dielectric film since the dielectric film is generally composed of Ta 2 O 5-x .
그리고, 유전막의 표면에 제 2 도전층(27)을 증착하여 플레이트전극(plateelectrode)인 상부전극(27)을 형성한다. 이때, 상부전극(27) 형성 물질로는 도핑된 폴리실리콘 또는 TiN 등의 금속으로 형성하여 캐패시터를 제조한다.The second conductive layer 27 is deposited on the surface of the dielectric film to form an upper electrode 27 which is a plate electrode. In this case, the upper electrode 27 is formed of a metal such as doped polysilicon or TiN to manufacture a capacitor.
따라서, 본 발명은 반구형실리콘그레인을 사용하지 않으므로 하부전극들의 단락이 방지되고, 비정질실리콘을 사용하지 않고 폴리실리콘만으로 하부전극을 형성하므로 증착공정이 단순화되며, 또한, 하부전극의 상부에 다수개의 홈을 깊게 형성하여 유전막이 형성되는 하부전극의 표면적을 증가시켜 캐패시터의 충분한 캐패시턴스를 확보하는 장점이 있다.Therefore, since the present invention does not use hemispherical silicon grains, short circuiting of the lower electrodes is prevented, and the lower electrode is formed only by using polysilicon without using amorphous silicon, thereby simplifying the deposition process, and also, a plurality of grooves on the upper part of the lower electrode. Deeply formed to increase the surface area of the lower electrode on which the dielectric film is formed to secure sufficient capacitance of the capacitor.
Claims (14)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000015530A KR100365430B1 (en) | 2000-03-27 | 2000-03-27 | Capacitor in a semiconductor device and fabricating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000015530A KR100365430B1 (en) | 2000-03-27 | 2000-03-27 | Capacitor in a semiconductor device and fabricating method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010092873A KR20010092873A (en) | 2001-10-27 |
| KR100365430B1 true KR100365430B1 (en) | 2002-12-18 |
Family
ID=19658865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000015530A KR100365430B1 (en) | 2000-03-27 | 2000-03-27 | Capacitor in a semiconductor device and fabricating method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100365430B1 (en) |
-
2000
- 2000-03-27 KR KR1020000015530A patent/KR100365430B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010092873A (en) | 2001-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7544563B2 (en) | Methods of forming a plurality of capacitors | |
| US20050173745A1 (en) | Capacitor structures, DRAM cell structures, and integrated circuitry, and methods of forming capacitor structures, integrated circuitry and DRAM cell structures | |
| KR0165496B1 (en) | Capacitor fabrication method of high integrated semiconductor device | |
| US8753954B2 (en) | Semiconductor device having capacitors fixed to support patterns and method for manufacturing the same | |
| KR100365430B1 (en) | Capacitor in a semiconductor device and fabricating method thereof | |
| KR19980079409A (en) | Semiconductor device and manufacturing method thereof | |
| KR100639193B1 (en) | Method of fabricating a capacitor in a semiconductor device | |
| KR100356814B1 (en) | Method of fabricating a capacitor in semiconductor device | |
| US20010031530A1 (en) | Method for fabricating an open can-type stacked capacitor on an uneven surface | |
| KR0151257B1 (en) | Method for manufacturing a semiconductor memory device | |
| KR100575855B1 (en) | A method of fabricating a capacitor in semiconductor device | |
| KR100292693B1 (en) | Capacitor and Manufacturing Method | |
| KR100286336B1 (en) | Manufacturing method for capacitor | |
| KR100367732B1 (en) | Manufacturing method for capacitor | |
| KR100361518B1 (en) | Method of fabricating a capacitor in a semiconductor device | |
| KR960030407A (en) | Capacitor of semiconductor memory device and manufacturing method thereof | |
| KR20040039592A (en) | Method of manufacturing a capacitor of a semiconductor device | |
| KR19990012279A (en) | Method for forming capacitor lower electrode of semiconductor device | |
| KR19990085760A (en) | Capacitor Manufacturing Method | |
| KR20020037527A (en) | Method for forming capacitor of semiconductor device and capacitor fabricated thereby | |
| KR20050068389A (en) | Method for fabricating capacitor of semiconductor device | |
| KR20040059780A (en) | Method for fabricating capacitor in semiconductor device | |
| KR20020041205A (en) | Method of fabricating a capacitor storage electrode in a semiconductor device | |
| KR20020030479A (en) | Capacitor of Semiconductor Device and Method for Fabricating the Same | |
| KR19990080516A (en) | Capacitor Formation Method of Semiconductor Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081125 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |