KR0119967B1 - Fabricating method for charge storage electrode of capacitor - Google Patents

Fabricating method for charge storage electrode of capacitor

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KR0119967B1
KR0119967B1 KR1019940011813A KR19940011813A KR0119967B1 KR 0119967 B1 KR0119967 B1 KR 0119967B1 KR 1019940011813 A KR1019940011813 A KR 1019940011813A KR 19940011813 A KR19940011813 A KR 19940011813A KR 0119967 B1 KR0119967 B1 KR 0119967B1
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우상호
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Abstract

A fabrication method of stack electrode which can increase the capacitance of capacitor is disclosed. An in-situ phosphorus doped amorphous silicon layer(7) is formed on a silicon substrate(1). After patterning and annealing, the in-situ phosphorus doped amorphous silicon layer(7) is converted to a polycrystalline silicon region(7b) and a remained amorphous silicon region(7a). The remained amorphous silicon region(7a) is wet-etched, and then a stack electrode(10) having a porous is formed on the surface of the polycrystalline silicon region(7b). Thereby, it is possible to increase the capacitance of the capacitor.

Description

캐패시터의 전하저장전극 제조방법Method for manufacturing charge storage electrode of capacitor

제1a도 내지 제1c도는 본 발명에 의한 캐패시터의 전하저장전극을 제조하는 방법을 설명하기 위한 소자의 단면도.1A to 1C are cross-sectional views of a device for explaining a method of manufacturing a charge storage electrode of a capacitor according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 실리콘 기판 2 : 필드 산화막1: silicon substrate 2: field oxide film

3 : 게이트 전극(워드라인) 4 : 소오스 및 드레인 전극3: gate electrode (word line) 4: source and drain electrode

5 : 층간 절연막 6 : 콘택홀5 interlayer insulating film 6 contact hole

7 : 아몰포스 실리콘층 7A : 잔여 아몰포스실리콘 영역7: amorphous silicon layer 7A: residual amorphous silicon region

7B : 폴리크리스탈라인 실리콘 영역 8 : 홈7B: polycrystalline silicon region 8: groove

10 : 전하저장전극10: charge storage electrode

본 발명은 반도체 소자에서 캐패시터의 전하저장전극을 제조하는 방법에 관한 것으로, 특히 캐패시터의 정전용량을 확보하기 위해 제한된 영역내에서 최대한의 유효표면적을 갖도록, 인-시투 포스포러스 도프트 아몰포스 실리콘(in-situ phosphorus doped amorphous silicon)을 중착한 후 적절한 열처리를 거쳐 폴리크리스탈라인 실리콘(polycrystalline silicon)과 아몰포스 실리콘이 공존하는 상태로 한 다음 이들의 식각 선택 차이를 이용하여 표면을 다공질화 하므로써 전하저장전극의 유효표면적을 극대화시킬 수 있는 캐패시터의 전하저장전극을 제조하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a charge storage electrode of a capacitor in a semiconductor device, and in particular, to have a maximum effective surface area in a limited area to secure the capacitance of the capacitor, in-situ phosphorus doped amorphous silicon ( After depositing in-situ phosphorus doped amorphous silicon, it undergoes proper heat treatment to make polycrystalline silicon and amorphous silicon coexist, and then charge storage by making the surface porous by using the difference in etching selection. The present invention relates to a method of manufacturing a charge storage electrode of a capacitor capable of maximizing an effective surface area of an electrode.

DRAM을 비롯한 반도체 소자가 고집적화 되어감에 따라 셀 면적은 급격하게 축소되고, 소자의 동작을 위해서는 단위셀당 일정량 이상의 정전용량(capacitance)을 확보해야 하는 어려움이 있다.As semiconductor devices including DRAM are highly integrated, the cell area is rapidly reduced, and there is a difficulty to secure a certain amount or more of capacitance per unit cell in order to operate the device.

이에 따라 셀 동작에 필요한 정전용량을 그대로 유지하면서 캐패시터가 차지하는 칩(chip)상의 면적을 최소화하기 위하여 캐패시터의 구조를 3차원화시켜 유효표면적을 늘리거나, 고 유전(high dielectric)특성을 가지고 박막을 개발해야만 한다. 그런데 고 유전박막의 개발은 아직 소자에 응용하기에는 해결해야할 문제가 많다. 그래서 소자의 동작에 필요한 정전용량을 확보하기 위해서는 전하저장전극의 유효표면적을 극대화시키는 방향으로 많은 연구가 이루어져왔다. 대표적으로 반구형 폴리실리콘을 이용하여 유효표면적을 극대화시키는 공정기술의 개발이 이루어지고 있다.Accordingly, in order to minimize the area on the chip occupied by the capacitor while maintaining the capacitance required for cell operation, the structure of the capacitor is three-dimensionally increased to increase the effective surface area, or a thin film having high dielectric characteristics You must develop it. However, the development of high dielectric thin film still has a lot of problems to be solved to apply to the device. Therefore, many studies have been conducted to maximize the effective surface area of the charge storage electrode in order to secure the capacitance required for the operation of the device. Representatively, the development of process technology that maximizes the effective surface area using hemispherical polysilicon has been made.

따라서 본 발명은 전하저장전극의 표면을 다공질화하여 유효표면적을 증대시키므로써 제한된 영역내에서 캐패시터의 정전용량을 극대화시킬 수 있는 캐패시터의 전하저장전극을 제조하는 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a charge storage electrode of a capacitor capable of maximizing the capacitance of a capacitor in a limited region by increasing the effective surface area by making the surface of the charge storage electrode porous.

이러한 목적을 달성하기 위한 본 발명의 전하저장전극 제조방법은 소정의 공정을 거친 기판상에 전하저장전극용으로 인-시투 포스포러스 도프트 아몰포스 실리콘층(7)을 소정 두께로 형성하는 단계와, 상기 단계로부터 전하저장전극 마스크를 이용하여 상기 아몰포스 실리콘층(7)을 패턴화한 후, 열처리공정을 통하여 상기 아몰포스 실리콘층(7)에 소정의 부피비를 갖는 폴리크리스탈라인 실리콘영역(7B)을 형성하여 결정화되지 않고 남은 잔여 아몰포스 실리콘 영역(7A)과 함께 미세구조를 형성하는 단계와, 상기 단계로부터 습식식각공정으로 상기 잔여 아몰포스 실리콘 영역(7A)을 소정깊이까지 식각하여 다수의 홈(8)을 형성하여 표면을 다공질화하는 단계로 이루어지는 것을 특징으로 한다.The method of manufacturing a charge storage electrode of the present invention for achieving the above object comprises the steps of forming an in-situ phosphor doped amorphous silicon layer 7 for a charge storage electrode on a substrate having a predetermined process to a predetermined thickness; After patterning the amorphous silicon layer 7 using the charge storage electrode mask from the step, the polycrystalline line silicon region 7B having a predetermined volume ratio in the amorphous silicon layer 7 through a heat treatment process. ) To form a microstructure with the remaining amorphous silicon region 7A remaining without crystallization, and etching the residual amorphous silicon region 7A to a predetermined depth by a wet etching process from the step. And forming a groove 8 to porous the surface.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1a도 내지 제1c도는 본 발명에 의한 캐패시터의 전하저장전극을 제조하는 방법을 설명하기 위해 도시한 단면도로서, 제1a도는 실리콘 기판(1)상에 공지의 방법으로 필드 산화막(2), 게이트 전극(워드라인)(3), 소오스 및 드레인 전극(4), 층간 절연막(5) 및 콘택홀(6)을 형성한 상태에서, 콘택홀(6)을 포함한 전체구조 상부에 인-시투 포스포러스 도프트 아몰포스 실리콘층(7)을 500~400 Å 정도의 두께로 형성시킨 상태를 도시한 것이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a charge storage electrode of a capacitor according to the present invention, and FIG. 1A is a field oxide film 2 and a gate on a silicon substrate 1 by a known method. In-situ phosphorus on the entire structure including the contact hole 6 in a state where an electrode (word line) 3, a source and drain electrode 4, an interlayer insulating film 5, and a contact hole 6 are formed. The state which formed the doped amorphous silicon layer 7 to the thickness of about 500-400 GPa is shown.

제1b도는 상기 아몰포스 실리콘층(7)을 전하저장전극 마스크를 이용하여 패턴화한 후 600~650˚C의 온도범위에서 5분~3시간 정도로 N2, Ar 개스와 같은 불활성 기체분위기에서 열처리하여 상기 아몰포스 실리콘층(7)에 폴리크리스탈라인 실리콘 영역(7B)이 형성되도록한 상태를 도시한 것이다.FIG. 1B is a pattern of the amorphous silicon layer 7 using a charge storage electrode mask, and then heat-treated in an inert gas atmosphere such as N 2 and Ar gas for about 5 minutes to 3 hours in a temperature range of 600 to 650 ° C. As a result, the polycrystalline line silicon region 7B is formed in the amorphous silicon layer 7.

상기한 조건하에서 아몰포스 실리콘층(7)은 열처리함에 의해 부분적으로 폴리크리스탈라인 실리콘 영역(7B)이 형성되고, 이외 결정화되지 않고 남은 아몰포스 실리콘 영역(7A)과 함께 미세구조(microstructure)를 갖게 된다.이때 잔여 아몰포스 실리콘 영역(7A)에 비해 결정화된 폴리크리스탈라인 실리콘 영역(7B)이 전체층(7)의 체적에서 60~80% 정도의 부피비를 가지게 열처리를 해야 하는데, 이러한 조건을 만족할 수 있는 조건들이 상기에서 언급한 온도범위와 열처리 시간이다.Under the above conditions, the amorphous silicon layer 7 is partially heat-treated to form a polycrystalline silicon region 7B, and has a microstructure together with the amorphous silicon region 7A remaining without crystallization. In this case, the polycrystalline line silicon region 7B crystallized in comparison to the remaining amorphous silicon region 7A should be heat treated to have a volume ratio of about 60 to 80% of the volume of the entire layer 7. Possible conditions are the temperature range and heat treatment time mentioned above.

제1c도는 상기 열처리에 의해 잔여 아몰포스 실리콘(7A)과 폴리크리스탈라인 실리콘 영역(7B)이 혼합된 형태의 미세구조를 갖는 웨이퍼를 140~200˚C의 온도를 가지는 H3PO4용액에 담그어 습식식각공정을 실시함에 의해 잔여 아몰포스 실리콘 영역(7A) 부분이 빨리 식각되어 다수의 홈(8)이 형성되고, 이후 다공정의 표면을 갖는 전하저장전극(10)을 완성한 상태를 도시한 것이다.FIG. 1C illustrates a wafer having a microstructure in which residual amorphous silicon 7A and polycrystalline silicon region 7B are mixed by the heat treatment is immersed in a H 3 PO 4 solution having a temperature of 140 to 200 ° C. By performing the wet etching process, the remaining amorphous silicon region 7A is quickly etched to form a plurality of grooves 8, and thereafter shows a state in which the charge storage electrode 10 having a multi-step surface is completed. .

상기에서 아몰포스 실리콘과 폴리크리스탈라인 실리콘은 H3PO4용액에서 아몰포스 실리콘이 훨씬 빠르게 식각되는 특성이 있다.Amorphous silicon and polycrystalline silicon in the above has the characteristic that the amorphous silicon is etched much faster in H 3 PO 4 solution.

본 발명에 의하면, 아몰포스 실리콘과 폴리크리스탈라인 실리콘의 식각선택비를 이용하여 전하저장전극의 표면을 다공질화하므로 인하여 유효표면적을 극대화할 수 있어, 이후 유전체막 및 플레이트 전극을 형성함에 의해 완성되는 캐패시터는 제한된 면적하에서 정전용량이 극대화된다.According to the present invention, the surface area of the charge storage electrode is made porous by using the etching selectivity of amorphous silicon and polycrystal line silicon, thereby maximizing the effective surface area, which is then completed by forming a dielectric film and a plate electrode. Capacitors maximize capacitance under limited area.

상술한 바와 같이 본 발명은 단순한 공정을 통하여 전하저장전극의 표면을 다공질화하므로써 전하저장전극의 유효표면적을 극대화하여 정전용량이 증가된 캐패시터를 제조할 수 있다.As described above, the present invention can manufacture a capacitor with increased capacitance by maximizing the effective surface area of the charge storage electrode by making the surface of the charge storage electrode porous through a simple process.

Claims (5)

유효표면적을 증대시키기 위한 캐패시터의 전하저장전극 제조방법에 있어서, 소정의 공정을 거친 기판상에 전하저장전극용으로 인-시투 포스포러스 도프트 아몰포스 실리콘층(7)을 소정 두께로 형성하는 단계와, 상기 단계로부터 전하저장전극 마스크를 이용하여 상기 아몰포스 실리콘층(7)을 패턴화한 후, 열처리 공정을 통하여 상기 아몰포스 실리콘층(7)에 소정의 부피비를 갖는 폴리크리스탈라인 실리콘 영역(7B)을 형성하여 결정화되지 않고 남은 잔여 아몰포스 실리콘 영역(7A)과 함께 미세구조를 형성하는 단계와, 상기 단계로부터 습식식각공정으로 상기 잔여 아몰포스 실리콘 영역(7A)을 소정깊이까지 식각하여 다수의 홈(8)을 형성하여 표면을 다공질화하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.In the method of manufacturing a charge storage electrode of a capacitor for increasing the effective surface area, the step of forming an in-situ phosphor doped amorphous silicon layer 7 for a charge storage electrode on a substrate having a predetermined process to a predetermined thickness. And patterning the amorphous silicon layer 7 using the charge storage electrode mask from the step, and then performing a heat treatment process on the amorphous silicon layer 7 having a predetermined volume ratio to the amorphous silicon layer 7. 7B) to form a microstructure together with the remaining amorphous silicon region 7A which is not crystallized, and the residual amorphous silicon region 7A is etched to a predetermined depth by a wet etching process from the step. Forming a groove (8) of the charge storage electrode manufacturing method of the capacitor, characterized in that it comprises a step of making the surface porous. 제1항에 있어서, 상기 아몰포스 실리콘층(7)은 500~4000 Å 정도의 두께로 형셩되는 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.The method of claim 1, wherein the amorphous silicon layer (7) is formed to a thickness of about 500 ~ 4000 kHz. 제1항에 있어서, 상기 열처리공정은 600~650˚C의 온도범위에서 5분~3시간 정도로 불활성 기체분위기에서 열처리하여 폴리크리스탈라인 실리콘 영역(7B)과 잔여 아몰포스 실리콘 영역(7A)이 혼합된 미세구조를 형성하는 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.The method of claim 1, wherein the heat treatment step is heat treated in an inert gas atmosphere for about 5 minutes to 3 hours in the temperature range of 600 ~ 650 ° C mixed polycrystalline silicon region (7B) and residual amorphous silicon region (7A). The charge storage electrode manufacturing method of a capacitor, characterized in that to form a fine structure. 제1항 또는 3항에 있어서, 상기 폴리크리스탈라인 실리콘 영역(7B)과 상기 아몰포스 실리콘 영역(7A)이 혼합된 미세구조는 상기 폴리크리스탈라인 실리콘 영역(7B)이 전체 부피비의 60~80% 정도의 부피비를 가지게 하는 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.The microstructure in which the polycrystalline silicon region 7B and the amorphous silicon region 7A are mixed is 60 to 80% of the total volume ratio of the polycrystalline line silicon region 7B. Method for manufacturing a charge storage electrode of a capacitor, characterized in that having a volume ratio of the degree. 제1항에 있어서, 상기 습식식각공정은 폴리크리스탈라인 실리콘에 대하여 아몰포스 실리콘의 식각 선택비가 큰 H2PO4용액을 사용하며, 식각 선택비를 최대한 크게하기 위하여 상기 H2PO4용액의 처리 온도를 140~200˚C로 하는 것을 특징으로 하는 캐패시터의 전하저장전극 제조방법.The method of claim 1, wherein the wet etching process uses a H 2 PO 4 solution having a large etching selectivity of amorphous silicon with respect to the polycrystalline line silicon, the treatment of the H 2 PO 4 solution to maximize the etching selectivity The charge storage electrode manufacturing method of a capacitor, characterized in that the temperature is 140 ~ 200 ° C.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100475713B1 (en) * 2002-03-20 2005-03-10 나이트라이드 세마이컨덕터스 코포레이션, 리미티드 Method for roughening semiconductor surface

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