KR20000037838A - 박막 트랜지스터 액정표시장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 저온 폴리실리콘을 채널층으로 사용하고, 코플래너 탑 게이트 구조를 갖는 박막 트랜지스터 액정표시장치에서 게이트 라인과 데이터 라인간의 단락을 방지할 수 있는 박막 트랜지스터 액정표시장치를 개시한다. 이 박막 트랜지스터 액정표시장치는, 활성층과 소오스 전극 및 드레인 전극간의 콘택불량을 방지하기 위하여 활성층의 하부와 유리기판사이에 형성되는 버퍼층과 게이트 라인이 유리기판의 바로 위에 배열된 구조를 가진다. 게이트 전극은 상기 게이트 라인의 상부에 형성된 제 1 절연층의 상부에 배열된다. 게이트 전극을 절연하기 위한 제 2 절연층이 상기 게이트 전극을 포함하는 상기 제 1 절연층의 상부에 배치된다. 데이터 라인은 제 2 절연층의 상부에, 상기 게이트 라인과 직교하도록 배열된다. 서로 절연된 게이트 라인과 게이트 전극은 그들 각각의 단부에 콘택홀을 형성하고, 도전막을 이용하여 전기적으로 연결되도록 한다. 이처럼, 데이터 라인은, 게이트 라인과 2층의 제 1, 제 2 절연층에 의하여 절연되므로, 그들간의 쇼트가 실질적으로 방지될 수 있다.
Description
본 발명은 액정표시장치에 관한 것으로서, 보다 상세하게는 폴리실리콘을 활성층으로 이용하는 박막 트랜지스터 액정표시장치 및 그의 제조방법에 관한 것이다.
액정표시장치에서 화소전극으로 인가되는 신호를 스위칭하기 위한 스위칭 소자로 사용되는 박막 트랜지스터의 종류에는 채널층으로서 비정질이나 다결정의 실리콘을 사용한 것과 CdSe를 사용한 것이 있다.
비정질 실리콘을 채널층으로 채용하고 있는 박막 트랜지스터는, 플라즈마를 이용하는 화학기상증착법을 사용하여 저가의 유리기판 상에 저온에서 형성할 수 있어 대면적화가 용이하므로 양산성이 우수하다. 또 에너지 밴드 갭이 약 1.8eV로 크기 때문에 막중의 자유 캐리어 수가 적고, 오프(OFF) 전류가 극도로 작다. 반면에 이동도가 1cm2/V·sec이하로 온(ON)전류도 작고 주변구동회로의 일체화는 불가능하다.
한편, 다결정 실리콘을 채널층으로 이용하는 박막 트랜지스터 액정표시장치에서는 두 가지 종류의 기판, 즉 유리기판과 석영기판이 사용될 수 있으며, 이들 사용기판의 종류에 따라서 박막 트랜지스터의 제조공정이 달라지게 된다.
유리기판대신 석영기판을 사용하는 박막 트랜지스터는, 고온의 열산화법을 적용하므로 기본적으로 용이하게 반도체 제조기술을 이용할 수 있다. 이 경우, 게이트 열산화막은 물리적인 계면을 가지며, 결함도 극히 적고 박막 트랜지스터의 신뢰성도 높다. 또한 열산화공정은 다결정 실리콘의 결정 성장율을 촉진하고 수 10 cm/V·sec의 높은 이동도를 실현하는 것이 가능하다. 게다가 다결정 실리콘 박막 트랜지스터는 코플래나(Coplanar) 구조와 이온 주입법에 의해 자기정렬화될 수 있으므로 기생용량이 극히 적고, 오프셋(OFFSET) 전압을 억제할 수 있어, 주변 구동회로와 일체화도 가능하다.
이러한 여러 장점에도 불구하고, 석영기판을 사용하는 폴리실리콘 박막 트랜지스터는 약 1,000℃의 고온공정이 적용되며, 석영기판이 유리기판에 비하여 고가라는 점과, 석영기판의 대형화가 어렵다는 문제점을 가진다. 그러므로, 석영기판 대신 유리기판을 사용하는 방법들이 시도되었는데, 이 경우 반도체 제조공정의 적용을 위하여 공정온도를 600℃이하로 낮추는 것이 요구된다.
이러한 저온 폴리실리콘 박막 트랜지스터는 일반적으로 코플래너 탑 게이트(Coplanar Top Gate) 구조로 제작된다. 따라서, 게이트 라인과 데이터 라인 사이에는 층간절연막만이 존재하며, 이 층간절연막의 두께는 게이트 라인과 데이터 라인이 수직으로 교차하는 부분에서의 단락과 구동회로에서의 커플링을 고려하여 결정된다. 이러한 두 가지 요소에 대한 안정성을 확보하기 위해서는 게이트 절연막의 두께를 증가시켜야 하지만, 그 안정성만을 고려하여 두께를 충분히 증가시키게 되면, 콘택을 위한 식각이 어렵고, 공정시간이 증가된다. 그러므로, 절연특성과 식각공정의 두 가지 측면을 모두 고려하여 적정 두께를 설정하여야 한다. 이처럼, 저온 폴리실리콘 박막 트랜지스터는 층간절연막의 두께를 최소화하면서 게이트 라인과 데이터 라인간의 단락문제를 해결해야 하는 과제가 대두된다.
본 발명은 박막 트랜지스터를 위한 채널층으로서 저온 폴리실리콘을 사용하는 박막 트랜지스터 액정표시장치에서, 게이트 라인과 데이터 라인간의 단락(Short)을 방지하는데 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 액정표시장치의 박막 트랜지스터와 그의 주변부를 포함하는 부분을 개략적으로 보여주는 평면도.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절단한 단면도.
도 3은 도 1의 Ⅲ-Ⅲ선을 따라 절단한 단면도.
도 4는 도 1의 Ⅳ-Ⅳ선을 따라 절단한 단면도.
상기한 목적을 달성하기 위하여, 본 발명에 따르는 박막 트랜지스터 액정표시장치는, 활성층과 소오스 전극 및 드레인 전극간의 콘택불량을 방지하기 위하여 활성층의 하부와 유리기판사이에 형성되는 버퍼층과 게이트 라인이 유리기판의 바로 위에 배열된 구조를 가진다. 게이트 전극은 상기 게이트 라인의 상부에 형성된 제 1 절연층의 상부에 배열된다. 게이트 전극을 절연하기 위한 제 2 절연층이 상기 게이트 전극을 포함하는 상기 제 1 절연층의 상부에 배치된다. 데이터 라인은 제 2 절연층의 상부에, 상기 게이트 라인과 직교하도록 배열된다. 서로 절연된 게이트 라인과 게이트 전극은 그들 각각의 단부에 콘택홀을 형성하고, 도전막을 이용하여 전기적으로 연결된다. 이처럼, 데이터 라인은, 게이트 라인과 2층의 제 1, 제 2 절연층에 의하여 절연되므로, 그들간의 쇼트가 실질적으로 방지될 수 있다.
또한, 본 발명의 박막 트랜지스터 액정표시장치의 제조방법에 따르면, 유리기판의 바로 위에 금속층을 증착하고 패터닝하여 서로 소정간격만큼 분리된 버퍼층과 게이트 라인을 동시에 형성한다. 그런 다음, 상기 한 쌍의 버퍼층을 포함하는 유리기판의 상부에 활성층으로서 폴리실리콘층을 형성한다. 이 폴리실리콘층은, 비정질실리콘층을 증착하고, 증착된 비정질 실리콘층을 저온에서 레이저 어닐링하는 것에 의하여 폴리실리콘층으로 변환한다. 다음으로, 상기 버퍼층을 포함하는 유리기판의 상부에 제 1 절연층을 형성한다. 상기 한쌍의 버퍼층 사이의, 상기 폴리실리콘층을 포함하는 상기 제 1 절연층위에 게이트 전극을 형성한다. 다음으로, 상기 게이트 전극을 포함하는 상기 제 1 절연층의 상부에 제 2 절연층을 형성한다. 그후, 상기 한 쌍의 버퍼층 상부의 폴리실리콘층을 노출하는 콘택홀과, 상기 게이트 라인과 상기 게이트 전극을 연결하기 위한 콘택홀을 형성하고, 선택된 금속의 증착 및 패터닝을 통하여 게이트 라인과 수직하는 데이터 라인, 상기 데이터 라인과 인접한 버퍼층 상부의 폴리실리콘층과 콘택되는 소오스 전극, 나머지 버퍼층 상부의 폴리실리콘층과 콘택되는 드레인 전극, 및 상기 게이트 라인과 게이트 전극을 전기적으로 연결하는 배선을 형성한다. 상기한 방법에 따르면, 버퍼층과 게이트 라인을 동일 평면상에 형성하므로써, 게이트 라인과 데이터 라인간에는 2층의 절연층이 개재되므로, 그들간의 쇼트가 실질적으로 방지될 수 있다.
본 발명의 목적과 장점들은 다음의 상세한 설명과 첨부도면에 의하여 보다 분명해질 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 액정표시장치에서 박막 트랜지스터와 그의 주변부를 포함하는 부분을 개략적으로 도시한 평면도이다.
도 1을 참조하면, 게이트 라인(50)은 행 방향으로 배열된 주선(50a)과, 주선(50a)으로부터 수직으로 분기된 분기 라인(50b)으로 구성된다.
게이트 라인(50)의 분기선(50b)의 단부로부터 소정간격만큼 이격된 위치에 게이트 전극(58)이 위치한다. 이후에서 설명되겠지만, 본 발명의 게이트 전극(58)은 게이트 라인(50)에 일체화된 구조를 가지고 있지 않으며, 도 4에 도시된 것처럼, 동일 평면상에 위치하지도 않는다.
이들 게이트 전극(58)과 게이트 라인(50)은 서로 전기적으로 연결되어야 하므로, 그들 각각의 상부에는 배선(60)이 형성되어 있다. 배선(60)은 하부의 콘택홀(54c, 54d)을 통하여 게이트 전극(58)과 게이트 라인(50)의 분기 라인(50b)을 서로 전기적으로 연결한다.
게이트 라인(50)의 주선(50a)과 직교하도록 데이터 라인(56)이 배열된다. 데이터 라인(56)은, 게이트 라인(50)의 주선(50a)과 직교하는 주선(56a)과, 게이트 라인(50)의 주선(50a)과 평행하도록, 데이터 라인(56)의 주선(56a)으로부터 수직으로 분기된 분기 라인(56b)으로 구성된다. 여기서, 데이터 라인(56)의 분기 라인(56b)은 소오스 전극으로 기능한다.
도 1에서는, 단위 화소의 일부만을 도시한 관계로, 하나의 게이트 라인(50)과, 하나의 데이터 라인(56)만이 도시되었지만, 실질적으로 게이트 라인(50)과 데이터 라인(56)은 일정간격을 두고 서로 평행하게 다수개가 배열된다. 그리고, 데이터 라인(56)과 게이트 라인(50)의 각각에 있어서, 분기 라인은 소정 간격을 두고 서로 평행하게 배열된다.
데이터 라인(56)의 분기 라인(56b)은 게이트 전극(58)의 장변으로부터 소정거리만큼 분리되고, 게이트 전극(58)을 기준으로 데이터 라인(56)의 분기 라인(56b)의 대칭부분에는 드레인 전극(미도시)으로 기능하는 단자가 연결되도록 콘택홀(54b)이 형성된다. 데이터 라인(56)의 분기 라인(56b)의 하부에도 콘택홀(54a)이 형성되어 데이터 라인(56)의 분기 라인(56b)이 하부의 활성층(46)에 콘택되도록 한다.
활성층(46)은 데이터 라인(56)을 통하여 인가된 신호를 드레인 전극(미도시)으로 전달하는 채널층으로 기능한다. 활성층(46)의 하부에는, 콘택홀들(54a, 54b)보다 넓은 면적을 갖는 버퍼층(44a, 44b)이 위치한다.
버퍼층(44a, 44b)은 활성층(46)의 두께가 너무 얇아서 소오스 전극(56) 및 드레인 전극(미도시)과 활성층(46)과의 콘택불량이 발생하는 것을 방지하기 위하여 설치되는 것으로서, 몰리브덴, 텅스텐, 알루미늄, 또는 알루미늄 합금과 같은 금속재로 만들어진다.
본 발명에 있어서, 버퍼층(44a, 44b)과 게이트 라인(50)은 동일한 재료로 만들어지고, 동일 평면, 즉 유리기판(42)의 바로 위에 위치한다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절단한 단면도로서, 유리기판(42)의 상부에 두 개의 버퍼층(44a, 44b)이 소정간격을 두고 배치된다. 두 버퍼층(44a, 44b)을 포함하는 유리기판(42)의 상부에는 활성층(46)이 덮여진다. 활성층(46)을 포함하는 유리기판(42)의 상부에는 제 1 절연층인 게이트 절연층(48)이 형성된다. 게이트 절연층(48)은 그의 위에 형성될 게이트 전극(58)을 절연하기 위한 것이다.
두 버퍼층(44a, 44b)사이의, 게이트 절연층(48) 위에는 게이트 전극(58)이 배치되어 있다. 게이트 전극(58)이 박막 트랜지스터의 게이트 단자로서 기능하기 위해서는 그의 하부의 활성층(46)과 적어도 소정부분이 오버랩되어져야 한다. 또, 두 버퍼층(44a, 44b)은 게이트 전극(58)으로부터 동일 거리만큼 이격되어 게이트 전극(58)에 대하여 대칭구조를 이루는 것이 바람직하다.
게이트 전극(58)을 포함하는 게이트 절연층(48)의 상부에는 제 2 절연층인 층간 절연층(52)이 형성되어 있으며, 층간 절연층(52)과 하부의 게이트 절연층(48)에는 버퍼층(44a, 44b) 상부의 활성층(46)을 노출하기 위한 제 1, 제 2 콘택홀(54a, 54b)이 형성된다.
데이터 라인(56)의 분기 라인인 소오스 전극(56b)은 게이트 전극(58)을 기준으로 일측, 즉 도면에서는 좌측에 형성된 제 1 콘택홀(54a)을 통하여 하부의 노출된 활성층(46)과 콘택된다.
활성층(46)은 폴리실리콘으로 구성되고, 그의 표면으로부터 소정 깊이에 이르는 불순물층, 예를 들면 N형의 비소(As)나 인(P)이 도핑된 구조를 가진다. 이 불순물층은 하나의 활성층에 두개가 소정간격으로 분리된 상태로 배열된다. 아울러, 활성층(46)은, 도면에는 도시되지 않았지만, 문턱전압의 저하와 펀치-쓰루(Punch-through)현상의 방지를 위하여, 두 불순물층이 서로 대향하는 부분에 상기 불순물층 보다 낮은 농도를 갖는 불순물층이 접합된 저도핑드레인(Lightly-Doped Drain: LDD) 구조를 가지도록 구성할 수도 있다.
도 3은 도 1의 Ⅲ-Ⅲ선을 따라 절단한 단면도로서, 게이트 라인(50)의 주선(50a)과 데이터 라인(56)의 주선(56a)이 층간 절연막(52)뿐만 아니라 게이트 절연막(48)을 함께 개재한 상태로 배열된 구조를 보여준다.
수직으로 교차하는 데이터 라인(56)과 게이트 라인(50) 사이에, 두 층의 절연막(48, 50a)이 개재되는 것은, 도 1의 Ⅳ-Ⅳ선을 따라 절단한 단면도인 도 4에 도시된 것처럼, 게이트 라인(50)이 게이트 전극(58)과 분리된 구조를 가지며, 게이트 라인(50)이 버퍼층(44a, 44b)과 동일평면상에 위치하기 때문이다.
이처럼, 본 발명의 게이트 라인(50)과 데이터 라인(56) 사이에는 게이트 절연층(48)과 층간절연층(52)의 두 절연층이 개재되므로, 이들 두 라인간의 단락이 실질적으로 방지될 수 있다.
한편, 상기한 실시예에서는 유리기판이 사용된 경우를 보이고 설명하였지만, 석영기판이나 다른 투광성의 절연기판을 사용하여도 동일한 목적과 효과를 달성할 수 있다.
이하, 상기한 구조를 갖는 박막 트랜지스터 액정표시장치의 제조방법을 첨부한 도면을 참조하여 설명한다.
도 1과 도 2에 도시한 것처럼, 유리기판(42)의 바로 위에 몰리브덴, 텅스텐, 또는 알루미늄과 같은 금속층을 증착하고 패터닝하여 사각판 구조를 가지며, 서로 소정간격만큼 분리된 버퍼층(44a, 44b)과 게이트 라인(50)을 동시에 형성한다.
그런 다음, 한 쌍의 버퍼층(44a, 44b)을 포함하는 유리기판(42)의 상부에 활성층으로서 폴리실리콘 패턴층(46)을 형성한다.
폴리실리콘 패턴층(46)은, 비정질실리콘층을 증착하고, 증착된 비정질 실리콘층을 약 300℃의 저온에서 레이저 어닐링(Annealing)하여, 비정질 실리콘층을 폴리실리콘층으로 상변환하고, 상변환된 폴리실리콘층을 패터닝하는 것에 의하여 형성된다.
폴리실리콘층(46)에는, 표면으로부터 소정깊이에 이르는 소정농도의 N형 불순물, 예를 들면 비소나 인을 함유하는 두 개의 분리된 불순물층이 선택적으로 형성될 수 있는데, 이는, N형 불순물의 이온주입과, 주입된 불순물 이온들을 활성화하기 위한 레이저 어닐링에 의하여 수행된다.
또한, 선택적으로 상기 불순물층이 저도핑드레인(LDD) 구조를 가지는 것도 가능하다. 이 경우, 일반 반도체 제조공정과 마찬가지로, 저농도의 N형 불순물을 1차 이온주입하고, 이들 저농도 불순물층의 서로 대향하는 소정 부분을 마스킹하고, 고농도의 N형 불순물을 2차 이온주입하고, 마지막으로 레이저 어닐링하는 것에 의하여 실행될 수 있다.
선택적으로, 버퍼층(44a, 44b)과 폴리실리콘 패턴층(46)의 계면에 버퍼층을 양극산화하여 양극산화층을 추가로 형성할 수도 있다.
다음으로, 폴리실리콘 패턴층(46)을 포함하는 유리기판(42)의 상부에 제 1 절연층인 게이트 절연층(48)을 형성한다. 게이트 절연층(48)은 절연특성이 우수한 실리콘다이옥사이드(SiO2)로 만들어진다. 게이트 절연층(48)으로 사용되는 실리콘다이옥사이드는 절연특성과 계면특성등의 전기적 성질이 우수하지만 증착율은 낮다. 그러므로, 실리콘다이옥사이드층은, 게이트의 절연특성을 유지하는 한, 공정시간의 단축을 위하여 가급적 얇게 형성하는 것이 바람직하다.
다음으로, 한 쌍의 버퍼층(44a, 44b) 사이의, 제 1 절연층(48)위에 게이트 전극(58)을 형성한다. 게이트 전극(58)은 그의 하부에서 채널층으로 기능하는 폴리실리콘 패턴층(46)과 적어도 부분적으로 오버랩 되어야 한다. 게이트 전극(58)이 폴리실리콘 패턴층(46)과 오버랩되지 않는 경우에는, 박막 트랜지스터의 게이트 전극으로서의 역할을 수행할 수 없으므로, 상기한 조건은 반드시 실행되어야 한다.
다음으로, 게이트 전극(58)을 포함하는 게이트 절연층(48)의 상부에 제 2 절연층인 층간절연막(52)을 형성한다. 층간절연막(52)은 그의 하부에 형성된 게이트 전극(58)과 그의 상부에 형성될 소오스 전극(56a), 드레인 전극(미도시) 및 화소전극(미도시)과의 절연을 위한 것으로서, 게이트 절연막(48)인 실리콘다이옥사이드에 비하여 절연특성이 낮지만 높은 증착율을 갖는 물질을 사용하여, 게이트 절연막(48)에 비하여 두껍게 형성한다.
그후, 도 2에 도시된 것처럼, 한 쌍의 버퍼층(44a, 44b) 상부의 폴리실리콘층(46)을 노출하는 제 1, 제 2 콘택홀들(54a, 54b)과, 도 4에 도시된 것처럼, 게이트 라인(50)과 게이트 전극(58)을 서로 전기적으로 연결하기 위한 제 3, 제 4 콘택홀들(54c, 54d)을 형성한다.
그런 다음, 선택된 금속의 증착 및 패터닝을 통하여 일측의 버퍼층(44a)상부의 폴리실리콘층(46)과 콘택되는 소오스 전극(56b)을 포함하는 데이터 라인(56), 타측의 버퍼층(44b) 상부의 폴리실리콘층(46)과 콘택되는 드레인 전극(미도시), 및 게이트 라인(50)과 게이트 전극(58)을 전기적으로 연결하는 배선(60)을 형성한다.
도시되지는 않았지만, 상기 공정들의 완료후, 제 2 콘택홀(54b)을 통하여 드레인 전극과 콘택되는 화소전극의 형성공정과, 배향막의 형성공정이 뒤 따른다.
상기한 공정들을 통하여 박막 트랜지스터 기판이 완성되고, 이 박막 트랜지스터 기판과 대향하는 컬러 필터 기판은 통상의 방법을 통하여 준비된다. 준비된 이들 두 기판 사이에 액정층을 개재하여 액정표시패널을 완성한다.
상기한 방법에 따르면, 버퍼층과 게이트 라인을 동일 평면상에 형성하므로써, 게이트 라인과 데이터 라인간에는 절연특성이 우수한 게이트 절연층이 층간절연막과 함께 개재되므로, 그들 두 라인간의 쇼트가 실질적으로 방지될 수 있다.
한편, 상기한 실시예에서는, 유리기판이 사용된 예를 보이고 설명하였지만, 석영기판과 같은 투명한 절연기판의 사용도 가능하다. 이 경우, 비정질실리콘층을 폴리실리콘으로 상변환하는 공정과, 이온주입된 불순물을 활성화하기 위한 레이저 어닐 공정은 열적 어닐 공정으로 대체될 수 있다.
이상에서 설명한 바와 같이, 본 발명의 폴리실리콘을 활성층으로 사용하는 박막 트랜지스터 액정표시장치는, 게이트 라인과 데이터 라인사이에, 절연특성이 우수한 게이트 절연층을 층간절연막과 함께 개재되도록 하므로써, 게이트 라인과 데이터 라인이 교차하는 부분에서의 단락 불량을 실질적으로 방지할 수 있으며, 층추가된 게이트 절연층의 두께에 비례하여 층간절연막의 두께를 줄일 수 있으므로, 콘택을 위한 식각공정의 안정성을 확보할 수 있다.
여기에서는, 본 발명의 특정실시예에 대하여 설명하고 도시하였지만, 본 발명의 사상과 정신을 위배하지 않는 한 통상의 지식을 가진 자들에 의하여 변형과 개선이 가능할 것이다. 따라서, 이하 본 발명의 특허청구범위는 그러한 모든 변형과 개선을 포함하는 것으로 간주된다.
Claims (5)
- 투광성의 절연기판;상기 절연기판 위에 서로 소정간격을 두고 평행하게 배열되고, 수직하게 분기된 분기라인을 포함하는 다수의 게이트 라인;상기 각각의 분기라인의 연장선에 의하여 분리되는 두 영역에, 상기 각각의 분기 라인의 연장선으로부터 소정거리만큼 이격된 위치에 상기 게이트 라인과 동일 평면상에 각각 형성되어 있는 한쌍의 버퍼층;상기 한쌍의 버퍼층을 커버하도록 상기 절연기판의 상부에 형성된 활성층;상기 활성층과 상기 게이트 라인을 포함하는 상기 절연기판의 상부에 형성되어 있는 제 1 절연층;상기 게이트 라인의 분기 라인으로부터 분리되고, 상기 한쌍의 버퍼층 사이에서, 적어도 상기 활성층과 오버랩되도록 상기 제 1 절연층의 상부에 형성된 도전성의 게이트 전극;상기 게이트 전극을 포함하는 상기 제 1 절연층의 상부에 형성된 제 2 절연층;상기 버퍼층의 상부에 위치하는 상기 활성층의 소정 부분과, 상기 게이트 전극의 일측 단부 및 상기 게이트 라인의 분기 라인의 소정부분을 노출하도록 상기 제 2 절연층과 상기 제 1 절연층에 형성된 제 1 내지 제 4 콘택홀;상기 게이트 라인과 수직으로 교차하도록 상기 제 2 절연층 위에 소정간격을 두고 서로 평행하게 배열되고, 수직하게 분기된 다수의 소오스 전극을 포함하며, 상기 각각의 소오스 전극이 상기 콘택홀중 하나의 버퍼층 상부의 콘택홀을 통하여 상기 활성층과 전기적으로 콘택되는 데이터 라인;상기 다른 하나의 버퍼층 상부의 콘택홀을 통하여 노출된 상기 활성층과 전기적으로 콘택되는 드레인 전극; 및상기 게이트 전극 일측 단부에 형성된 콘택홀과 상기 게이트 라인의 분기라인의 상부에 형성된 콘택홀을 통하여 상기 게이트 전극과 상기 제 2 라인을 서로 전기적으로 연결하는 전도성의 연결수단을 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
- 제 1 항에 있어서, 상기 게이트 라인과 상기 버퍼층은 동일 물질인 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
- 제 1 항에 있어서, 상기 한 쌍의 버퍼층은 상기 게이트 라인의 분기 라인의 연장선의 소정 위치로부터 동일거리만큼 이격된 것을 특징으로 하는 박막 트랜지스터 액정표시장치.
- 투광성의 절연기판 위에 서로 소정간격을 두고 평행하게 배열된 다수의 게이트 라인과, 상기 게이트 라인으로부터 수직하게 분기된 분기 라인과, 상기 각각의 분기 라인의 연장선에 의하여 분리되는 두 영역에, 상기 각각의 분기 라인의 연장선으로부터 소정거리만큼 이격된 부분에 위치하도록 한쌍의 버퍼층을 동시에 형성하는 단계;상기 한쌍의 버퍼층을 커버하도록 상기 절연기판의 상부에 활성층을 형성하는 단계;상기 활성층과 상기 게이트 라인을 포함하는 상기 절연기판의 상부에 제 1 절연층을 형성하는 단계;상기 게이트 라인의 분기 라인의 단부로부터 소정거리만큼 이격되고, 상기 한 쌍의 버퍼층 사이에서, 적어도 상기 활성층과 오버랩되도록, 상기 제 1 절연층의 상부에 도전성의 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 상기 제 1 절연층의 상부에 2 절연층을 형성하는 단계;상기 버퍼층의 상부에 위치하는 활성층의 소정 부분과, 상기 게이트 전극의 일측 단부 및 상기 게이트 라인의 분기 라인의 소정부분을 노출하는 제 1 내지 제 4 콘택홀을 형성하는 단계;상기 게이트 라인과 수직한 데이터 라인과, 상기 데이터 라인으로부터 수직하게 분기되고, 상기 제 1 내지 제 4 콘택홀 중 거기에 인접한 버퍼층 상부의 콘택홀을 통하여 상기 활성층과 전기적으로 콘택되는 소오스 전극과, 상기 나머지 버퍼층 상부의 콘택홀을 통하여 노출된 상기 활성층과 전기적으로 콘택되는 드레인 전극와, 상기 게이트 전극과 상기 게이트 라인의 제 2 라인을 전기적으로 연결하는 전도성 연결수단을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치의 제조방법.
- 제 4 항에 있어서, 상기 데이터 라인, 상기 소오스 및 드레인 전극 및 상기 전도성의 연결수단은 동일 물질의 증착과 패터닝에 의하여 동시에 형성하는 것을 특징으로 하는 박막 트랜지스터 액정표시장치의 제조방법.
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