KR20000033091A - Semiconductor device with safe multi-layer metal wiring without cracks - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로서, 자세하게는 크랙이 없는 안정된 다층 금속배선 구조를 갖는 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a stable multilayer metal wiring structure without cracks.
반도체 장치가 고집적화됨에 따라 기판에 형성되는 반도체 소자들의 형성영역이 작아진다. 이렇게 작아진 영역에 원하는 기능을 갖는 반도체 소자를 형성하기 위해서 반도체 장치에 구비되는 금속배선들을 다층화하는 경향이 있다.As the semiconductor device is highly integrated, the formation area of the semiconductor elements formed on the substrate is reduced. In order to form a semiconductor device having a desired function in such a small area, there is a tendency to multilayer the metal wirings provided in the semiconductor device.
금속배선의 다층화는 수직적인 단차가 증가된다는 단점이 있지만, 반도체장치의 고집적화를 달성할 수 있기 때문에 반도체 장치의 금속배선 형성공정에 널리 사용되고 있다.The multilayering of the metal wiring has a disadvantage in that the vertical step increases, but since the integration of the semiconductor device can be achieved, it is widely used in the metal wiring forming process of the semiconductor device.
도 1을 참조하면, 종래 기술에 의한 다층 금속배선 구조는 반도체 기판(10) 상에 제1 금속배선(12)이 형성되어 있다. 상기 제1 금속배선(12) 상에 평탄화된 제1 층간 절연막(14)이 형성되어 있다. 상기 제1 층간 절연막(14) 상에 제2 금속배선(16)이 형성되어있다. 상기 제2 금속배선(16)은 0.7㎛만큼 서로 이격되어 있다. 상기 제2 금속배선(16) 상에 상기 제2 금속배선(16) 사이를 채우는 평탄화된 제2 층간 절연막(18)이 형성되어 있다. 상기 제2 층간 절연막(18)의 상기 제2 금속배선(16)을 덮고 있는 영역 상에 제3 금속배선(20)이 형성되어 있다. 상기 제3 금속배선(20)은 상기 제2 금속배선(16)이 이격된 거리에서 양측으로 0.35㎛정도 더 이격된 1.4㎛정도 이격되어 있다. 상기 제3 금속배선(20) 상에 상기 제3 금속배선(20) 사이를 채우는 평탄화된 제3 층간 절연막(22)이 형성되어 있다. 상기 제3 층간 절연막(22)의 상기 제3 금속배선(20)을 덮는 영역 상에 제4 금속배선(24)이 형성되어 있다. 상기 제4 금속배선(24)은 상기 제3 금속배선(20)과 동일한 1.4㎛정도로 이격되어 있다. 상기 제4 금속배선(24) 상에 상기 제4 금속배선(24) 사이를 채우는 평탄화된 제4 층간 절연막(26)이 형성되어 있다. 상기 제4 층간 절연막(26)의 상기 제3 금속배선(24)을 덮는 영역 상에 제5 금속배선(28)이 형성되어 있다. 상기 제5 금속배선(28)도 상기 제3 및 제4 금속배선(20, 24) 처럼 1.4㎛정도 서로 이격되어 있다. 그러나, 상기 제5 금속배선(28)은 상기 제2 금속배선(16)이 이격된 거리로부터 양쪽으로 동일하게 더 이격되어 있는 것이 아니라, 한쪽으로만 더 이격되어 있다.Referring to FIG. 1, in the multilayered metal interconnection structure according to the related art, a first metal interconnection 12 is formed on a semiconductor substrate 10. The planarized first interlayer insulating layer 14 is formed on the first metal wiring 12. A second metal wiring 16 is formed on the first interlayer insulating film 14. The second metal wires 16 are spaced apart from each other by 0.7 μm. A planarized second interlayer insulating layer 18 is formed on the second metal wiring 16 to fill the spaces between the second metal wiring 16. The third metal wiring 20 is formed on an area of the second interlayer insulating layer 18 that covers the second metal wiring 16. The third metal wires 20 are spaced about 1.4 μm apart from each other by 0.35 μm from both sides of the second metal wires 16. A planarized third interlayer insulating layer 22 is formed on the third metal wire 20 to fill the spaces between the third metal wires 20. The fourth metal wiring 24 is formed on an area of the third interlayer insulating layer 22 that covers the third metal wiring 20. The fourth metal wires 24 are spaced about 1.4 μm from the third metal wires 20. The planarized fourth interlayer insulating layer 26 is formed on the fourth metal wire 24 to fill the spaces between the fourth metal wires 24. The fifth metal wiring 28 is formed on an area of the fourth interlayer insulating layer 26 that covers the third metal wiring 24. The fifth metal wires 28 are also spaced apart from each other by about 1.4 μm like the third and fourth metal wires 20 and 24. However, the fifth metal wiring 28 is not spaced equally further on both sides from the distance from which the second metal wiring 16 is spaced apart, but is further spaced only on one side.
즉, 상기 제5 금속배선(28)중, 도면상 좌측에 형성된 배선은 그 오른쪽 끝이 상기 제2 금속배선(16)의 오른쪽 끝과 동일한 선상에 있지만, 도면상 우측에 형성된 배선은 그 왼쪽 끝이 오른쪽에 형성되어 있는 상기 제2 금속배선(16)의 왼쪽 끝보다 더 우측으로 이동되어 있다. 도면상 우측에서 상기 제5 금속배선(28)이 상기 제2 금속배선(16)의 왼쪽 끝으로부터 오른쪽으로 이동된 거리(d)는 약 0.7㎛정도이다.That is, the wiring formed on the left side of the fifth metal wiring 28 has the right end thereof on the same line as the right end of the second metal wiring 16, but the wiring formed on the right side of the fifth metal wiring 28 has the left end thereof. The right side of the second metal wiring 16 formed on the right side is moved to the right side. On the right side of the drawing, the distance d of the fifth metal wire 28 from the left end of the second metal wire 16 to the right is about 0.7 μm.
계속해서, 상기 제5 금속배선(28) 상에 상기 제5 금속배선(28) 사이를 채우는 평탄화된 제5 층간 절연막(30)이 형성되어 있다. 상기 제5 층간 절연막(30) 상에 제6 금속배선(32)이 형성되어 있다. 상기 제6 금속배선(32)은 상기 제5 층간 절연막(30)의 상기 제5 금속배선(28)을 덮는, 그리고 상기 제5 금속배선(28) 사이를 채우는 전 영역 상에 형성되어 있다.Subsequently, a fifth planarized interlayer insulating film 30 is formed on the fifth metal wiring 28 to fill the spaces between the fifth metal wirings 28. A sixth metal wiring 32 is formed on the fifth interlayer insulating film 30. The sixth metal wiring 32 is formed on the entire area of the fifth interlayer insulating film 30 that covers the fifth metal wiring 28 and fills the space between the fifth metal wiring 28.
상술한 바와 같은 종래 기술에 의한 다층 금속배선 구조는 상기 제1 내지 제6 금속배선(12, 16, 20, 24, 28, 32)이 순차적으로 형성되어 있고, 상기 제1 내지 제6 금속배선들(12, 16, 20, 24, 28, 32) 사이사이에 상기 제1 내지 제5 층간 절연막(14, 18, 22, 26, 30)이 순차적으로 형성되어 있다. 이때, 상기 제2 내지 제5 층간 절연막(18, 22, 26, 30) 사이에 형성된 상기 제2 내지 제5 금속배선(14, 20, 24, 28)은 상기 각 층간 절연막들 사이에서 동일 금속배선이라도 서로 이격되어 있는데, 이격된 부분이 동일한 수직선 상에 있다. 즉, 상기 제1 및 제6 금속배선(12, 32) 사이에 상기 제2 내지 제5 금속배선(16, 20, 24, 28)은 존재하지 않고 순수하게 상기 제1 내지 제5 층간 절연막(14, 18, 22, 26, 30)만이 형성되어 있는 영역(34)이 존재한다. 이 영역(34)의 폭(W)은 상기 제2 금속배선(16) 사이의 이격거리에 해당한다. 따라서, 상기 폭(W)은 0.7㎛정도이다.In the multilayered metal wiring structure according to the related art as described above, the first to sixth metal wires 12, 16, 20, 24, 28, and 32 are sequentially formed, and the first to sixth metal wires are sequentially formed. The first to fifth interlayer insulating films 14, 18, 22, 26, and 30 are sequentially formed between (12, 16, 20, 24, 28, 32). In this case, the second to fifth metal wires 14, 20, 24, and 28 formed between the second to fifth interlayer insulating films 18, 22, 26, and 30 are the same metal wires between the interlayer insulating films. Even though they are spaced apart from each other, the spaced parts are on the same vertical line. That is, the second to fifth metal wires 16, 20, 24, and 28 do not exist between the first and sixth metal wires 12 and 32, and the first to fifth interlayer insulating layers 14 are pure. There is a region 34 in which only 18, 22, 26, and 30 are formed. The width W of this region 34 corresponds to the separation distance between the second metal wires 16. Therefore, the said width W is about 0.7 micrometer.
상기 금속배선들(12, 16, 20, 24, 28, 32)과 상기 층간 절연막들(14, 18, 22, 26, 30)은 서로 열패창계수가 다르다. 상기 금속배선이 알루미늄 배선이고, 상기 층간 절연막이 산화막인 경우, 상기 금속배선의 열팽창계수가 상기 산화막의 열팽창계수보다 크므로, 상기 제1 내지 제6 금속배선들(12, 16, 20, 24, 28, 32)은 컴프레시브한 스트레스(compressive stress)를 받게 되고, 상기 제1 내지 제5 층간 절연막들(14, 18, 22, 26, 30)은 텐사일한 스트레스(tensile stress)를 받게 된다.The metallization lines 12, 16, 20, 24, 28, and 32 and the interlayer insulating layers 14, 18, 22, 26, and 30 have different thermal window coefficients. When the metal wire is an aluminum wire and the interlayer insulating film is an oxide film, the coefficient of thermal expansion of the metal wire is larger than that of the oxide film, so that the first to sixth metal wires 12, 16, 20, 24, 28 and 32 are subjected to compressive stress, and the first to fifth interlayer insulating layers 14, 18, 22, 26 and 30 are subjected to tensile stress. .
이에 따라, 상기 제1 및 제6 금속배선(12, 32) 사이의 상기 제1 내지 제5 층간 절연막들(14, 18, 22, 26, 30)만 존재하는 영역에 큰 텐사일 스트레스가 작용하게되고, 그 결과, 상기 제5 금속배선(28) 사이를 채우는 상기 제5 층간 절연막(30)에 크랙(crack)이 형성되고, 이 크랙은 아래에 형성된 층간 절연막을 따라 상기 제2 금속배선(16) 사이를 채운 상기 제2 층간 절연막(18)에 까지 확장된다.Accordingly, a large tensile stress is applied to a region in which only the first to fifth interlayer insulating layers 14, 18, 22, 26, and 30 between the first and sixth metal lines 12 and 32 exist. As a result, a crack is formed in the fifth interlayer insulating film 30 that fills between the fifth metal wirings 28, and the crack is formed along the second metal wiring 16 along the interlayer insulating film formed below. ) And extends to the second interlayer insulating film 18 filled therebetween.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로서, 다층 금속배선 사이의 층간 절연막에 크랙(crack)이 형성되는 것을 방지할 수 있는 안정된 다층 금속배선 구조를 갖는 반도체 장치를 제공함에 있다.Therefore, the technical problem to be achieved by the present invention is to solve the problems of the prior art described above, having a stable multi-layer metal wiring structure that can prevent the formation of cracks in the interlayer insulating film between the multi-layer metal wiring. The present invention provides a semiconductor device.
도 1은 종래 기술에 의한 다층 금속배선 구조의 단면도이다.1 is a cross-sectional view of a multilayer metallization structure according to the prior art.
도 2는 본 발명의 제1 실시예에 의한 다층 금속배선 구조의 단면도이다.2 is a cross-sectional view of a multi-layered metal wiring structure according to the first embodiment of the present invention.
도 3은 본 발명의 제2 실시예에 의한 다층 금속배선 구조의 단면도이다.3 is a cross-sectional view of a multilayer metallization structure according to a second embodiment of the present invention.
도 4는 본 발명의 제3 실시예에 의한 다층 금속배선 구조의 단면도이다.4 is a cross-sectional view of a multilayer metallization structure according to a third embodiment of the present invention.
도 5는 본 발명의 제4 실시예에 의한 다층 금속배선 구조의 단면도이다.5 is a cross-sectional view of a multilayer metallization structure according to a fourth embodiment of the present invention.
도 6은 본 발명의 제1 실시예에 의한 다층 금속배선 구조의 평면도이다.6 is a plan view of a multi-layered metal wiring structure according to the first embodiment of the present invention.
도 7은 본 발명의 제2 실시예에 의한 다층 금속배선 구조의 평면도이다.7 is a plan view of a multilayer metallization structure according to a second embodiment of the present invention.
도 8은 본 발명의 제5 실시예에 의한 다층 금속배선 구조의 단면도이다.8 is a cross-sectional view of a multi-layered metal wiring structure according to the fifth embodiment of the present invention.
*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *
40:기판.40: substrate.
42, 46, 50, 54, 58 및 62:제1 내지 제6 금속배선.42, 46, 50, 54, 58, and 62: first to sixth metal wirings.
70, 74:제7 및 제8 금속배선.70, 74: seventh and eighth metallization.
72, 82:제6 및 제7 층간절연막.72, 82: sixth and seventh interlayer insulating films.
80, 84:제9 및 제10 금속배선.80, 84: 9th and 10th metal wiring.
44, 48, 52, 56, 60:제1 내지 제5 층간 절연막.44, 48, 52, 56, 60: first to fifth interlayer insulating films.
S1, S2, S3, S4, S5, S6 및 S7:제1 내지 제7 간격.S1, S2, S3, S4, S5, S6 and S7: first to seventh intervals.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판, 상기 기판 상에 순차적으로 형성된 다층 금속배선 및 상기 다층 금속배선 사이에 층간 절연막이 형성되어 있는 반도체 장치에 있어서,In order to achieve the above technical problem, the present invention is a semiconductor device in which an interlayer insulating film is formed between a substrate, a multi-layered metal wiring formed sequentially on the substrate and the multi-layered metal wiring,
상기 다층 금속배선중 선택된 적어도 어느 한층의 금속배선은 상기 선택되지 않은 다른 금속배선 사이의 층간 절연막 상에 형성되어 있는 것을 특징으로 하는 다층 금속배선 구조를 제공한다.The metal wiring of at least one layer selected from the multilayer metal wirings is formed on the interlayer insulating film between the other metal wires not selected.
여기서, 상기 다층 금속배선은 제1 내지 제6 금속배선이다.Here, the multi-layered metal wirings are first to sixth metal wirings.
상기 다층 금속배선중 상기 제5 금속배선은 상기 제4 금속배선 사이의 층간 절연막 상에 형성되어 있다.The fifth metal wire of the multilayer metal wire is formed on the interlayer insulating film between the fourth metal wires.
또한, 상기 기술적 과제를 달성하기 위하여, 본 발명은 기판; 상기 기판 상에 다층 금속배선이 순차적으로 형성되어 있고, 상기 다층 금속배선 사이 사이에 층간 절연막이 순차적으로 형성되어 있는 반도체 장치에 있어서, 상기 다층 금속배선중 선택된 적어도 어느 한 금속배선은 상기 선택되지 않은 다른 금속배선들과 수직으로 일렬로 나란히 형성되어 있되, 상기 선택된 금속배선간의 간격이 상기 다른 금속배선들간의 간격보다 넓게 형성되어 있는 것을 특징으로 하는 다층 금속배선 구조를 갖는 반도체 장치를 제공한다.In addition, in order to achieve the above technical problem, the present invention is a substrate; In a semiconductor device in which multilayer metal wirings are sequentially formed on the substrate, and an interlayer insulating film is sequentially formed between the multilayer metal wirings, at least one metal wiring selected from the multilayer metal wirings is not selected. Provided is a semiconductor device having a multi-layered metallization structure, which is formed in parallel with the other metallization lines in parallel with each other, wherein the spacing between the selected metallization lines is wider than the spacing between the other metallization lines.
여기서, 상기 다층 금속배선은 제1 내지 제6 금속배선이다.Here, the multi-layered metal wirings are first to sixth metal wirings.
상기 제5 금속배선 간의 간격이 상기 제2 내지 제4 금속배선간의 간격보다 넓은 것을 특징으로 한다.An interval between the fifth metal interconnections may be wider than an interval between the second to fourth metal interconnections.
본 발명의 다른 실시예에 의하면, 상기 제3 금속배선간의 간격과 상기 제5 금속배선 간의 간격이 상기 제2 및 제4 금속배선들 간의 간격보다 넓다.According to another embodiment of the present invention, the distance between the third metal wiring and the fifth metal wiring is wider than the distance between the second and fourth metal wirings.
본 발명은 안정된 다층 금속배선을 형성하기 위해, 다층 금속배선 사이에 형성된 층간 절연막으로만 이루어진 영역을 줄인다. 즉, 맨 아래층의 금속배선으로부터 맨 위의 금속배선까지 일렬로 다층 금속배선이 형성되어 있는 것이 아니라, 맨 아래층과 맨 위층 사이에 형성되는 금속배선중 선택된 적어도 어느 하나는 일렬로 형성되는 다층 금속배선 사이의 층간 절연막 영역 상에 형성되어 있다. 이때, 다층 금속배선 열(列)로부터 이탈되게 형성된 금속배선과 그 아래의 다른 금속배선 사이의 수평 이격거리는 금속배선간의 스페이스 룰보다 작은 것이 바람직하다. 이와 같은 다층 금속배선 구조에서 층간 절연막의 텐사일 스트레스가 완화되어 각 층에 형성된 금속배선 사이에 형성된 층간 절연막이 크랙되는 것을 방지할 수 있다. 따라서, 안정하게 다층 금속배선을 형성할 수 있다.In order to form a stable multi-layered metal wiring, the present invention reduces a region consisting only of an interlayer insulating film formed between the multi-layered metal wiring. That is, multilayer metal wiring is not formed in a row from the metal wiring of the bottom layer to the top metal wiring, but at least one selected from the metal wirings formed between the bottom layer and the top layer is formed in a line. It is formed on the interlayer insulation film area | region between them. At this time, it is preferable that the horizontal separation distance between the metal wiring formed to be separated from the multi-layer metal wiring row and the other metal wiring beneath is smaller than the space rule between the metal wirings. In such a multilayer metal wiring structure, the tensile stress of the interlayer insulating film can be alleviated to prevent the interlayer insulating film formed between the metal wirings formed in each layer from being cracked. Therefore, the multilayer metal wiring can be formed stably.
이하, 본 발명의 실시예에 의한 크랙이 없는 안정된 다층 금속배선 구조를 갖는 반도체 장치를 첨부된 도면들을 참조하여 상세하게 설명한다.Hereinafter, a semiconductor device having a stable multilayer metal wiring structure without cracks according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.However, embodiments of the present invention can be modified in many different forms, the scope of the invention should not be construed as limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements. In addition, where a layer is described as being "top" of another layer or substrate, the layer may be directly on top of the other layer or substrate, with a third layer intervening therebetween.
첨부된 도면들 중, 도 2는 본 발명의 제1 실시예에 의한 다층 금속배선 구조의 단면도이고, 도 3은 본 발명의 제2 실시예에 의한 다층 금속배선 구조의 단면도이며, 도 4는 본 발명의 제3 실시예에 의한 다층 금속배선 구조의 단면도이다. 도 5는 본 발명의 제4 실시예에 의한 다층 금속배선 구조의 단면도이고, 도 6은 본 발명의 제1 실시예에 의한 다층 금속배선 구조의 평면도이며, 도 7은 본 발명의 제2 실시예에 의한 다층 금속배선 구조의 평면도이다. 도 8은 본 발명의 제5 실시예에 의한 다층 금속배선 구조의 단면도이다.Of the accompanying drawings, Figure 2 is a cross-sectional view of a multi-layer metal wiring structure according to a first embodiment of the present invention, Figure 3 is a cross-sectional view of a multilayer metal wiring structure according to a second embodiment of the present invention, Figure 4 A cross-sectional view of a multi-layered metal wiring structure according to a third embodiment of the present invention. 5 is a cross-sectional view of a multilayer metallization structure according to a fourth embodiment of the present invention, FIG. 6 is a plan view of a multilayered metallization structure according to a first embodiment of the present invention, and FIG. 7 is a second embodiment of the present invention. It is a top view of the multilayer metal wiring structure by this. 8 is a cross-sectional view of a multi-layered metal wiring structure according to the fifth embodiment of the present invention.
도 2를 참조하면, 기판(40) 상에 제1 금속배선(42)이 형성되어 있다. 상기 기판(40)은 반도체 기판이 바람직하나, 다른 기판이라도 무방하다. 예를 들면, 상기 기판(40)은 SOI(Silicon On Insulator)기판일 수도 있다. 상기 제1 금속배선(42)의 재질은 알루미늄(Al)이고, 두께는 6,500Å정도이다. 도면으로 도시되어 있지 않지만, 상기 기판(40)과 상기 제1 금속배선(42) 사이에 절연막이 형성되어 있을 수 있다. 상기 제1 금속배선(42)에 따라 상기 절연막에는 상기 기판(40)과 상기 제1 금속배선(42)이 접촉될 수 있는 콘택홀이 포함되어 있을 수 있다. 상기 제1 금속배선(42) 상에 제1 층간 절연막(44)이 형성되어 있다. 상기 제1 층간 절연막(44)의 표면은 평평하게 되어 있다. 상기 제1 층간 절연막(44)은 산화막이다. 상기 제1 층간 절연막(44) 상에 제2 금속배선들(46)이 형성되어 있다. 상기 제2 금속배선들(46)의 재질은 상기 제1 금속배선(42)과 동일한 알루미늄이고, 그 두께는 6,500Å정도이다. 상기 제2 금속배선들(46)은 알루미늄외에 다른 재질의 금속으로된 배선들일 수 있다. 상기 제2 금속배선들(46)은 서로 제1 간격(S1)만큼 이격되어 있다. 본 발명의 실시예에 의하면, 상기 제1 간격(S1)은 0.7㎛정도이다.Referring to FIG. 2, a first metal wire 42 is formed on the substrate 40. The substrate 40 is preferably a semiconductor substrate, but may be another substrate. For example, the substrate 40 may be a silicon on insulator (SOI) substrate. The first metal wire 42 is made of aluminum (Al) and has a thickness of about 6,500 kPa. Although not shown in the drawings, an insulating film may be formed between the substrate 40 and the first metal wiring 42. According to the first metal wiring 42, the insulating layer may include a contact hole through which the substrate 40 and the first metal wiring 42 may contact each other. A first interlayer insulating film 44 is formed on the first metal wire 42. The surface of the first interlayer insulating film 44 is flat. The first interlayer insulating film 44 is an oxide film. Second metal wires 46 are formed on the first interlayer insulating layer 44. The material of the second metal wires 46 is the same aluminum as that of the first metal wire 42, and the thickness thereof is about 6,500 kPa. The second metal wires 46 may be wires made of metal other than aluminum. The second metal wires 46 are spaced apart from each other by a first interval S1. According to an embodiment of the present invention, the first interval S1 is about 0.7 μm.
상기 제2 금속배선들(46) 상에 상기 제2 금속배선들(46) 사이를 채우는 제2 층간 절연막(48)이 형성되어 있다. 상기 제2 층간 절연막(48)의 표면은 평평하게 되어 있다. 상기 제2 층간 절연막(48)의 재질은 산화막이다. 상기 제2 층간 절연막(48) 상에 제3 금속배선들(50)이 형성되어 있다. 상기 제3 금속배선들(50)은 상기 제2 층간 절연막(48)의 상기 제2 금속배선들(46)을 덮는 영역 상에 형성되어 있다. 따라서, 상기 제2 및 제3 금속배선들(46, 50)은 수직방향으로 일렬로 나란히 형성되어 있다. 상기 제3 금속배선들(50)의 두께는 16,000Å정도이고, 그 재질은 알루미늄이다. 상기 제3 금속배선들(50)은 상기 제2 금속배선들(46) 사이의 제1 간격(S1)보다 넓은 제2 간격(S2)만큼 서로 이격되어 있다. 상기 제3 금속배선들(50) 간의 이격된 부분은 상기 제2 금속배선들(46) 사이의 이격된 부분 위에 있다. 상기 제3 금속배선들(50)은 상기 제2 금속배선들(46)의 이격된 부분으로부터 양측으로 0.35㎛만큼 더 이격되어 있다. 따라서, 본 발명의 실시예에 따르면, 상기 제3 금속배선들(50)간의 제2 간격(S2)은 약1.4㎛정도이다. 상기 제3 금속배선들(50)이 형성된 결과물 상에 상기 제3 금속배선들(50) 사이를 채우고 상기 제3 금속배선들(50)을 덮는 제3 층간 절연막(52)을 형성한다. 상기 제3 층간 절연막(52)의 재질은 상기 제1 층간 절연막(44)이나, 상기 제2 층간 절연막(48)의 재질과 동일하다. 상기 제3 층간 절연막(52)의 표면은 평평하게 되어 있다. 상기 평탄화된 제3 층간 절연막(52) 상에 제4 금속배선들(54)이 형성되어 있다. 상기 제4 금속배선들(54)은 상기 평탄화된 제3 층간 절연막(52)의 상기 제3 금속배선들(50)을 덮고 있는 영역 상에 형성되어 있다. 따라서, 상기 제4 금속배선들(54)은 수직방향으로 상기 제2 및 제3 금속배선들(46, 50)과 일렬로 나란히 형성되어 있다.A second interlayer insulating layer 48 is formed on the second metal wires 46 to fill the gaps between the second metal wires 46. The surface of the second interlayer insulating film 48 is flat. The material of the second interlayer insulating film 48 is an oxide film. Third metal wires 50 are formed on the second interlayer insulating layer 48. The third metal wires 50 are formed on an area covering the second metal wires 46 of the second interlayer insulating layer 48. Accordingly, the second and third metal wires 46 and 50 are formed in a line in the vertical direction. The thickness of the third metal wires 50 is about 16,000 mm 3, and the material is aluminum. The third metal wires 50 are spaced apart from each other by a second gap S2 that is wider than the first gap S1 between the second metal wires 46. The spaced portion between the third metal wires 50 is above the spaced portion between the second metal wires 46. The third metal wires 50 are further spaced apart by 0.35 μm from both side portions of the second metal wires 46. Therefore, according to the exemplary embodiment of the present invention, the second gap S2 between the third metal wires 50 is about 1.4 μm. A third interlayer insulating layer 52 is formed on the resultant product in which the third metal wires 50 are formed to fill between the third metal wires 50 and cover the third metal wires 50. The material of the third interlayer insulating film 52 is the same as that of the first interlayer insulating film 44 or the second interlayer insulating film 48. The surface of the third interlayer insulating film 52 is flat. Fourth metal interconnections 54 are formed on the planarized third interlayer insulating layer 52. The fourth metal wires 54 are formed on a region covering the third metal wires 50 of the planarized third interlayer insulating layer 52. Therefore, the fourth metal wires 54 are formed in parallel with the second and third metal wires 46 and 50 in the vertical direction.
본 발명의 실시예에 따르면, 상기 제4 금속배선들(54)의 재질은 상기 제1 내지 제3 금속배선들(42, 46, 50)과 동일한 알루미늄이고, 그 두께는 16,000Å정도이다. 상기 제4 금속배선들(54)은 제3 간격(S3)만큼 이격되어 있다.According to the exemplary embodiment of the present invention, the material of the fourth metal wires 54 is the same aluminum as that of the first to third metal wires 42, 46, and 50, and the thickness thereof is about 16,000 μs. The fourth metal wires 54 are spaced apart by a third interval S3.
또한, 본 발명의 실시예에 따르면, 상기 제3 간격(S3)은 1.4㎛정도이다. 따라서, 상기 제4 금속배선들(54) 간의 이격거리는 상기 제3 금속배선들(50) 간의 이격거리와 동일하다. 상기 제4 금속배선들(54)이 형성되어 있는 결과물 상에 상기 제4 금속배선들(54) 사이를 채우고 상기 제4 금속배선들(54)을 덮는 제4 층간 절연막(56)이 형성되어 있다. 상기 제4 층간 절연막(56)의 표면은 평평하게 되어 있다. 상기 제4 층간 절연막(56)의 재질은 상기 제1 내지 제3 층간 절연막(44, 48, 52)의 재질과 동일한 산화막이다. 하지만, 산화막과 다른 재질일 수 있다. 상기 제4 층간 절연막(56) 상에 제5 금속 배선들(58)이 형성되어 있다. 상기 제5 금속 배선들(58)은 상기 제4 층간 절연막(56)의 상기 제4 금속배선들(54) 사이를 채운 영역 상에 형성되어 있다. 따라서, 상기 제5 금속배선들(58)은 상기 제2 내지 제4 금속배선들(46, 50, 54)이 수직방향으로 일렬로 나란히 형성되어 있는 것과는 달리 상기 제2 내지 제4 금속배선들(46, 50, 54) 사이를 채운 층간 절연막 영역 상에 형성되어 있다. 즉, 상기 제5 금속배선들(58)은 상기 제2 내지 제4 금속배선들(46, 50, 54)로 이루어지는 수직방향으로 나란한 열(列)로부터 이탈되어 있다. 상기 제5 금속배선들(58)이 상기 제4 층간 절연막(56)의 상기 제4 금속배선들(54) 사이를 채운 영역 상에 형성되어 있지만, 한쪽은 상기 제4 층간 절연막(56)의 상기 제4 금속배선들(54)을 덮는 영역에 까지 확장되어 있다. 상기 제5 금속배선들(58)은 상기 제4 금속배선들(54) 위로 0.35㎛정도 확장되어 있다.In addition, according to the embodiment of the present invention, the third interval S3 is about 1.4 μm. Therefore, the separation distance between the fourth metal wires 54 is equal to the separation distance between the third metal wires 50. A fourth interlayer insulating layer 56 is formed on the resultant product in which the fourth metal wires 54 are formed to fill between the fourth metal wires 54 and cover the fourth metal wires 54. . The surface of the fourth interlayer insulating film 56 is flat. The material of the fourth interlayer insulating film 56 is the same oxide film as that of the first to third interlayer insulating films 44, 48, and 52. However, the material may be different from the oxide film. Fifth metal wires 58 are formed on the fourth interlayer insulating layer 56. The fifth metal wires 58 are formed on regions filled between the fourth metal wires 54 of the fourth interlayer insulating layer 56. Accordingly, the fifth to fourth metal wires 58 may be different from each other in which the second to fourth metal wires 46, 50, and 54 are formed in a line in the vertical direction. It is formed on the interlayer insulation film region which fills between 46, 50, and 54. In other words, the fifth metal wires 58 are separated from vertically parallel rows formed of the second to fourth metal wires 46, 50, and 54. Although the fifth metal wires 58 are formed on a region filled between the fourth metal wires 54 of the fourth interlayer insulating film 56, one side of the fourth interlayer insulating film 56 is formed. It extends to an area covering the fourth metal wires 54. The fifth metal wires 58 extend about 0.35 μm over the fourth metal wires 54.
한편, 상기 제5 금속배선들(58)의 다른 한쪽은 상기 제4 금속배선들(54)위에 까지 확장되어 있지않다. 결과적으로, 상기 제5 금속배선들(58)의 대부분은 상기 제4 층간 절연막(56)의 상기 제4 금속배선들(54) 사이를 채운 영역 상에 형성되어 있지만, 한쪽의 일부가 상기 제4 층간 절연막(56)의 상기 제4 금속배선들(54)을 덮은 영역 상에 형성되어 있다.On the other hand, the other side of the fifth metal wires 58 does not extend over the fourth metal wires 54. As a result, most of the fifth metal wires 58 are formed on a region filled between the fourth metal wires 54 of the fourth interlayer insulating film 56, but a part of one of the fifth metal wires 58 is formed in the fourth interlayer insulating film 56. The interlayer insulating layer 56 is formed on an area covering the fourth metal wires 54.
상기 제4 금속배선(54) 사이의 제4 층간 절연막(56) 상에서 상기 제5 금속배선(58)의 일단은 인접한 상기 제4 금속배선(54)의 일단으로부터 수평거리로 스페이스 룰보다 작은 거리(D)내에 있는 것이 바람직하다.One end of the fifth metal interconnection 58 on the fourth interlayer insulating layer 56 between the fourth metal interconnections 54 is less than the space rule at a horizontal distance from one end of the adjacent fourth metal interconnection 54 ( It is preferable to exist in D).
상기 제5 금속배선들(58)의 재질은 상기 제1 내지 제4 금속배선들(42, 46, 50, 54)처럼 알루미늄인 것이 바람직하다. 알루미늄외의 다른 재질일 수도 있다. 상기 제5 금속배선들(58)의 두께는 16,000Å정도이며, 상기 제5 금속배선들(58) 사이의 제4 간격(S4), 즉 이격거리는 1.4㎛정도이다.The material of the fifth metal wires 58 may be made of aluminum like the first to fourth metal wires 42, 46, 50, and 54. It may be a material other than aluminum. The thickness of the fifth metal wires 58 is about 16,000 μs, and the fourth gap S4, that is, the separation distance between the fifth metal wires 58 is about 1.4 μm.
본 발명의 제2 실시예에 따르면, 상기 제5 금속배선들(58)은 도 3에 도시한 바와 같이, 상기 제4 층간 절연막(56)의 상기 제4 금속배선들(54)을 덮는 영역 상에 형성되어 있다. 곧, 상기 제5 금속배선들(58)은 상기 제2 내지 제4 금속배선들(46, 50, 54)과 수직방향으로 일렬로 나란히 형성되어 있다. 그러나, 상기 제5 금속배선들(58)은 상기 제2 내지 제4 금속배선들(46, 50, 54)보다 넓은 간격으로 형성되어 있다. 즉, 상기 제5 금속배선들(58)은 제5 간격(S5) 만큼 이격되어 있다. 상기 제5 간격(S5)은 적어도 2.1㎛정도이다.According to the second embodiment of the present invention, as shown in FIG. 3, the fifth metal wires 58 are disposed on an area covering the fourth metal wires 54 of the fourth interlayer insulating layer 56. It is formed in. In other words, the fifth metal wires 58 are formed in parallel with the second to fourth metal wires 46, 50, and 54 in a vertical direction. However, the fifth metal wires 58 are formed at a wider interval than the second to fourth metal wires 46, 50, and 54. That is, the fifth metal wires 58 are spaced apart by the fifth interval S5. The fifth interval S5 is at least about 2.1 μm.
계속해서, 상기 제5 금속배선들(58)이 형성된 결과물 상에 상기 제5 금속배선들(58) 사이를 채우는 제5 층간 절연막(60)이 형성되어 있다. 상기 제5 층간 절연막(60)의 표면은 평평하게 되어 있다. 상기 평탄화된 제5 층간 절연막(60) 상에 제6 금속배선(62)이 형성되어 있다. 상기 제6 금속배선(62)의 두께는 16,000Å정도이며, 재질은 알루미늄으로써, 상기 제1 내지 제5 금속배선들(42, 46, 50, 54, 58)의 재질과 동일한 것이 바람직하다.Subsequently, a fifth interlayer insulating layer 60 is formed on the resultant product in which the fifth metal wires 58 are formed to fill between the fifth metal wires 58. The surface of the fifth interlayer insulating film 60 is flat. A sixth metal wiring 62 is formed on the planarized fifth interlayer insulating layer 60. The sixth metal wire 62 has a thickness of about 16,000 kPa and is made of aluminum, and is preferably the same as the material of the first to fifth metal wires 42, 46, 50, 54, and 58.
도 4 및 도 5에 본 발명의 제3 및 제4 실시예에 의한 다층 금속배선 구조가 도시되어 있다.4 and 5 illustrate a multilayer metallization structure according to the third and fourth embodiments of the present invention.
먼저, 도 4를 참조하면, 본 발명의 제3 실시예에 의한 다층 금속배선 구조는 기판(40) 상에 두 개의 금속배선들(70, 74)이 순차적으로 형성되어 있고, 그 사이에 제6 층간 절연막(72)이 형성되어 있는 다층 금속배선을 개시하고 있다. 본 발명의 제3 실시예는 다층 금속배선이 두 층의 금속배선들(70, 74)로 구성되는 것을 제외하고는 상기 본 발명의 제1 실시예와 동일한 개념의 다층 금속배선구조이다.First, referring to FIG. 4, in the multilayered metal interconnection structure according to the third embodiment of the present invention, two metal interconnections 70 and 74 are sequentially formed on a substrate 40, and a sixth interlayer is formed therebetween. A multilayer metal wiring in which an interlayer insulating film 72 is formed is disclosed. The third embodiment of the present invention is a multilayer metallization structure having the same concept as the first embodiment of the present invention except that the multilayer metallization is composed of two layers of metallizations 70 and 74.
즉, 상기 제3 실시예에 의한 두 층의 금속배선들(70, 74)중 제7 금속배선(70)과 제8 금속배선(74)은 각각 상기 제1 실시예의 제4 금속배선(54)과 제5 금속배선(58)에 해당한다.That is, the seventh metal wiring 70 and the eighth metal wiring 74 of the two metal wirings 70 and 74 according to the third embodiment are respectively the fourth metal wiring 54 of the first embodiment. And the fifth metal wiring 58.
도 5를 참조하면, 기판(40) 상에 제9 및 제10 금속배선들(80, 84)이 순차적으로 형성되어 있고, 그 사이에 제7 층간 절연막(82)이 형성되어 있다. 상기 제9 금속배선(80)은 서로 제6 간격(S6), 예컨대 1.4㎛정도 이격되어 있다. 그리고 상기 제10 금속배선(84)은 제7 간격(S7), 예컨대 1.4㎛정도 이격되어 있다. 상기 제10 금속배선(84)은 상기 제9 금속배선(80) 사이의 상기 제7 층간 절연막(82) 상에 형성되어 있다. 그러나, 상기 제10 금속배선(84)은 상기 제1 및 제3 실시예와 달리, 상기 제9 금속배선(80) 사이의 상기 제7 층간 절연막(82) 전 영역 상에 형성되어 있다. 따라서, 상기 제7 층간 절연막(82) 상에서 상기 제10 금속배선(84)의 일단과 그에 인접한 상기 제9 금속배선(80)의 수평 이격거리는 없다(0㎛).Referring to FIG. 5, ninth and tenth metal wires 80 and 84 are sequentially formed on a substrate 40, and a seventh interlayer insulating layer 82 is formed therebetween. The ninth metal wirings 80 are spaced apart from each other by a sixth interval S6, for example, about 1.4 μm. The tenth metal wiring 84 is spaced apart from the seventh interval S7, for example, about 1.4 μm. The tenth metal interconnection 84 is formed on the seventh interlayer insulating layer 82 between the ninth metal interconnection 80. However, unlike the first and third embodiments, the tenth metal wiring 84 is formed on the entire area of the seventh interlayer insulating film 82 between the ninth metal wiring 80. Accordingly, there is no horizontal separation distance between one end of the tenth metal wiring 84 and the ninth metal wiring 80 adjacent thereto on the seventh interlayer insulating layer 82 (0 μm).
즉, 상기 제10 금속배선(84)은 상기 제9 금속배선(80) 사이의 제7 층간 절연막(82) 전 영역과 상기 제9 금속배선(80)의 일측의 일부영역이 포함된 영역 상에 형성되어 있거나, 상기 제7 층간 절연막(82) 전 영역과 상기 제9 금속배선(80)의 양측 일부영역이 포함된 영역 상에 형성되어 있다.That is, the tenth metal wiring 84 is disposed on an area including an entire region of the seventh interlayer insulating layer 82 between the ninth metal wiring 80 and a partial region of one side of the ninth metal wiring 80. It is formed on the region including the entire region of the seventh interlayer insulating layer 82 and the partial region on both sides of the ninth metal wiring 80.
도 6은 상기 제1 실시예에 의한 다층 금속배선구조의 평면도를 나타낸 것인데, 구체적으로는 상기 제1 내지 제6 금속배선중에서 상기 제5 금속배선의 평면도이다.FIG. 6 is a plan view showing a multilayer metal wiring structure according to the first embodiment, specifically, a plan view of the fifth metal wiring among the first to sixth metal wirings.
도 6을 참조하면, 두 개의 제5 금속배선들(58a, 58b)은 각각 복수개의 금속층 패턴들(58c, 58d)로 이루어져 있다. 상기 두 개의 제5 금속배선(58a, 58b)을 이루는 금속층 패턴들(58c, 58d)은 동일 배선내에서 제4 간격(S4) 만큼 이격되어 있다. 그러나, 상기 두 개의 제5 금속배선들(58a, 58b)중 첫 번째 제5 금속배선(58a)을 이루는 금속층 패턴들(58c)과 두 번째 제5 금속배선(58b)를 이루는 금속층 패턴(58d) 간의 수평으로 이격된 거리(D1)는 상기 제5 금속배선들(58a, 58b)를 구현하는데 있어서 요구되는 스페이스 디자인 룰보다 작은 것이 바람직하다.Referring to FIG. 6, two fifth metal wires 58a and 58b are formed of a plurality of metal layer patterns 58c and 58d, respectively. The metal layer patterns 58c and 58d constituting the two fifth metal wires 58a and 58b are spaced apart from each other by the fourth interval S4 within the same wire. However, the metal layer patterns 58d constituting the first fifth metal line 58a and the second fifth metal lines 58b of the two fifth metal lines 58a and 58b are formed. The horizontally spaced distance D1 is preferably smaller than the space design rule required for implementing the fifth metal wires 58a and 58b.
도 6은 상기 제5 금속배선의 평면도에 관한 것이나, 금속배선 사이의 층간 절연막 상에 형성되는 금속배선이 상기 제5 금속배선이 아닌 다른 금속배선, 예컨대 상기 제3 금속배선이나 상기 제4 금속배선인 경우, 상기 도 6에 도시한 평면도는 상기 제3 금속배선 또는 제4 금속배선에 관한 평면도일 것이다.6 is a plan view of the fifth metal wiring, but the metal wiring formed on the interlayer insulating film between the metal wirings is different from the metal wiring other than the fifth metal wiring, for example, the third metal wiring or the fourth metal wiring. In the case of FIG. 6, the plan view of FIG. 6 may be a plan view of the third metal wiring or the fourth metal wiring.
계속해서 도 7을 참조하여, 본 발명의 제2 실시예에 의한 다층 금속배선의 평면도를 살펴본다.Next, referring to FIG. 7, a plan view of a multilayer metal wiring according to a second embodiment of the present invention will be described.
도 7을 참조하면, 제5 금속배선(58c, 58d)이 수평으로 제5 간격(S5) 만큼 이격되어 있음을 알 수 있다. 또한, 상기 제5 금속배선(58) 아래 점선으로 나타낸 상기 제4 금속배선(54)은 상기 제4 간격(S4)보다 작은 제3 간격(S3)만큼 수평으로 이격되어 있는 것을 알 수 있다. 상기 제5 금속배선(58c, 58d)은 상기 제4 금속배선(54)의 이격된 경계로부터 상기 제4 금속배선으로 따라 양측으로 더 이격되어 있다.Referring to FIG. 7, it can be seen that the fifth metal wires 58c and 58d are horizontally spaced apart by the fifth interval S5. In addition, it can be seen that the fourth metal wiring 54, which is indicated by the dotted line under the fifth metal wiring 58, is horizontally spaced by a third interval S3 smaller than the fourth interval S4. The fifth metal wires 58c and 58d are further spaced to both sides along the fourth metal wire from the spaced boundary of the fourth metal wire 54.
도 6에 도시된 것과는 달리, 도 7에 도시된 상기 제5 금속배선(58c, 58d)은 상기 제4 금속배선(54)을 덮고 있는 층간 절연막(56) 상에 수평 및 수직방향으로 일렬로 나란히 형성되어 있다. 도 7에 도시한 평면도는 이격거리가 더 넓어진 제5 금속배선에 대한 것이나, 상기 도 7에 도시된 평면도는 상기 제3 또는 제4 금속배선에 대한 평면도일 수도 있다.Unlike in FIG. 6, the fifth metal wires 58c and 58d shown in FIG. 7 are arranged side by side in a horizontal and vertical direction on the interlayer insulating film 56 covering the fourth metal wire 54. Formed. The plan view shown in FIG. 7 is for the fifth metal interconnection having a larger distance, but the plan view illustrated in FIG. 7 may be a plan view for the third or fourth metal interconnection.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 금속배선의 재질로써 알루미늄 대신 다른 금속물질, 예컨대 구리(Cu)를 사용하거나 상기 층간 절연막의 재질로써 상기 실리콘 산화막 대신 다른 절연막, 예컨대 고밀도 플라즈마(High Density Plasma)막 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)막을 사용하여 본 발명을 실시할 수 있음이 명백하다.While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. For example, one of ordinary skill in the art may use another metal material, for example, copper (Cu) instead of aluminum as the material of the metal wiring, or another insulating film, for example, instead of the silicon oxide film as the material of the interlayer insulating film. It is apparent that the present invention can be implemented using a high density plasma film or a plasma enhanced chemical vapor deposition (PECVD) film.
또한, 상기 제1 실시예에서 상기 제1 내지 제6 금속배선들중 상기 제5 금속배선이 상기 제4 금속배선 사이의 층간 절연막 상에 형성되어 있으나, 상기 제5 금속배선 대신 다른 금속배선, 예컨대 상기 제4 금속배선이나 상기 제3 금속배선 등이 그 하부에 형성되어 있는 금속배선 사이에 형성된 층간 절연막 상에 형성되어 있을 수도 있다.Further, in the first embodiment, although the fifth metal wire of the first to sixth metal wires is formed on the interlayer insulating film between the fourth metal wires, another metal wire, for example, may be used instead of the fifth metal wire. The fourth metal wiring, the third metal wiring, or the like may be formed on the interlayer insulating film formed between the metal wirings formed below the fourth metal wiring and the third metal wiring.
또한, 두 개 이상의 금속배선이 나머지 금속배선 사이의 층간 절연막이 형성된 영역 상에 형성되어 있을 수 있다.In addition, two or more metal wires may be formed on a region where an interlayer insulating film between the remaining metal wires is formed.
예를 들면, 도 8에 도시한 바와 같이, 상기 제1 실시예의 상기 제1 내지 제6 금속배선(42, 46, 50, 54, 58, 62)으로 이루어지는 다층 금속배선구조에서 상기 제5 금속배선(58)은 상기 제4 금속배선(54) 사이의 층간 절연막 상에 형성되어 있고, 상기 제3 금속배선(50)은 상기 제2 금속배선(46) 사이의 층간 절연막 상에 형성되어 있을 수 있다. 이때, 상기 제3 금속배선(50)과 상기 제4 금속배선(54) 간의 수평으로 이격된 거리(D3)의 조건은 상기 제5 금속배선(58)과 상기 제4 금속배선(54) 간의 수평 이격거리(D)에 대한 조건과 동일하다.For example, as shown in FIG. 8, the fifth metal wiring in the multilayer metal wiring structure consisting of the first to sixth metal wirings 42, 46, 50, 54, 58 and 62 of the first embodiment. Reference numeral 58 may be formed on the interlayer insulating film between the fourth metal wires 54, and the third metal wiring 50 may be formed on the interlayer insulating film between the second metal wires 46. . At this time, the condition of the horizontally spaced distance D3 between the third metal wiring 50 and the fourth metal wiring 54 is horizontal between the fifth metal wiring 58 and the fourth metal wiring 54. Same as the condition for the separation distance D.
본 발명의 변형 실시예로써, 상기 제1 및 제2 실시예를 결합한 실시예가 있을 수 있다.As a modified embodiment of the present invention, there may be an embodiment combining the first and second embodiments.
예를 들면, 상기 제1 실시예의 제1 내지 제6 금속배중에서, 상기 제3 금속배선이 상기 제2 금속배선 사이의 층간 절연막 상에 형성되어 있고, 상기 제5 금속배선은 상기 제5 간격(S5)으로 이격되어 있는 변형 실시예가 있을 수 있다.For example, in the first to sixth metal wirings of the first embodiment, the third metal wiring is formed on the interlayer insulating film between the second metal wirings, and the fifth metal wiring is formed in the fifth gap ( There may be modified embodiments that are spaced apart from S5).
따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.
상술한 바와 같이, 본 발명은 다층 금속배선들이 수직방향으로 일렬로 나란히 형성되어 있는 다층 금속배선을 제공하되, 상기 다층 금속배선들 중 선택된 적어도 어느 한 금속배선이 상기 열(列)을 벗어나서 그 아래의 다른 금속배선 사이의 층간 절연막 상에 형성되어 있는 다층 금속배선을 제공하고, 또한 상기 선택된 금속배선이 상기 열(列)로부터 이탈되지 않는 대신 상기 선택된 금속배선간의 간격이 더 넓어진 다층 금속배선 구조를 제공한다.As described above, the present invention provides a multi-layered metal interconnection in which the multi-layered metal interconnections are formed in a line in the vertical direction, wherein at least one metal interconnection selected from the multi-layered metal interconnections escapes the row and is below it. To provide a multi-layered metal interconnection formed on an interlayer insulating film between different metal interconnections, and also to provide a multi-layered metal interconnection structure having a wider spacing between the selected metal interconnections instead of being separated from the heat. to provide.
이와 같은 다층 금속배선구조에서 금속배선 사이에 형성된 층간 절연막의 텐사일 스트레스는 완화되고 그 결과, 층간 절연막에 크랙(crack)이 형성되는 것을 방지할 수 있다.In such a multilayer metal wiring structure, the tensile stress of the interlayer insulating film formed between the metal wirings is alleviated, and as a result, cracks can be prevented from being formed in the interlayer insulating film.
Claims (8)
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| KR1019980049773A KR100304696B1 (en) | 1998-11-19 | 1998-11-19 | Apparatus having stable multi line which crack is not comprised |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049773A KR100304696B1 (en) | 1998-11-19 | 1998-11-19 | Apparatus having stable multi line which crack is not comprised |
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Family Applications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7847403B2 (en) | 2001-02-20 | 2010-12-07 | Samsung Electronics Co., Ltd. | Semiconductor device having no cracks in one or more layers underlying a metal line layer |
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-
1998
- 1998-11-19 KR KR1019980049773A patent/KR100304696B1/en not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7847403B2 (en) | 2001-02-20 | 2010-12-07 | Samsung Electronics Co., Ltd. | Semiconductor device having no cracks in one or more layers underlying a metal line layer |
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| US8421229B2 (en) | 2001-02-20 | 2013-04-16 | Mosaid Technologies Incorporated | Semiconductor device having metal lines with slits |
| US8946897B2 (en) | 2001-02-20 | 2015-02-03 | Conversant Intellectual Property Management Inc. | Semiconductor device having metal lines with slits |
Also Published As
| Publication number | Publication date |
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| KR100304696B1 (en) | 2001-11-02 |
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