KR20000032254A - Method for isolating trench element of semiconductor ic - Google Patents
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Abstract
Description
본 발명은 반도체 집적회로의 제조방법에 관한 것으로, 특히 반도체 집적회로의 트렌치 소자분리 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor integrated circuit, and more particularly, to a method for separating trench elements in a semiconductor integrated circuit.
반도체 집적회로는 반도체기판 상에 여러 가지의 단위 공정을 통하여 구현된다. 이러한 반도체 집적회로는 수많은 트랜지스터, 예컨대 모스 트랜지스터로 구성되며, 각 모스 트랜지스터는 소자분리 영역에 의해 격리된다. 따라서, 반도체 집적회로의 집적도가 증가할수록 소자분리 영역의 폭 또한 점점 감소하고 있다. 고집적 반도체 집적회로에 적합한 소자분리 영역을 형성하는 방법으로 트렌치 소자분리 방법이 널리 사용되고 있다.Semiconductor integrated circuits are implemented through various unit processes on a semiconductor substrate. Such a semiconductor integrated circuit is composed of numerous transistors, for example, MOS transistors, and each MOS transistor is isolated by an isolation region. Therefore, as the degree of integration of semiconductor integrated circuits increases, the width of device isolation regions also decreases. Trench device isolation is widely used as a method of forming device isolation regions suitable for highly integrated semiconductor integrated circuits.
도 1 내지 도 3은 종래의 트렌치 소자분리 방법을 메모리 소자를 예로 하여 설명하기 위한 단면도들이다. 여기서, 참조부호 a 및 b로 표시한 부분은 각각 셀 어레이 영역 및 주변회로 영역을 나타낸다.1 to 3 are cross-sectional views illustrating a conventional trench device isolation method using a memory device as an example. Here, the portions indicated by a and b denote cell array regions and peripheral circuit regions, respectively.
도 1을 참조하면, 반도체기판(1) 상에 패드산화막(3), 화학기계적 연마 저지막(5) 및 마스크 물질막(7)을 차례로 형성한다. 상기 패드산화막(3)은 열산화막으로 형성하고, 화학기계적 연마 저지막(5)은 실리콘질화막으로 형성한다. 또한, 상기 마스크 물질막(7)은 고온 산화막(HTO)과 같은 산화막으로 형성한다.Referring to FIG. 1, a pad oxide film 3, a chemical mechanical polishing stopper film 5, and a mask material film 7 are sequentially formed on a semiconductor substrate 1. The pad oxide film 3 is formed of a thermal oxide film, and the chemical mechanical polishing stopper film 5 is formed of a silicon nitride film. In addition, the mask material film 7 is formed of an oxide film such as a high temperature oxide film (HTO).
도 2를 참조하면, 상기 마스크 물질막(7), 화학기계적 연마 저지막(5) 및 패드산화막(3)을 연속적으로 패터닝하여 반도체기판(1)의 소정영역을 노출시킨다. 이어서, 상기 패터닝된 마스크 물질막(7)을 식각 마스크로 사용하여 상기 노출된 반도체기판(1)을 식각함으로써 활성영역을 한정하는 트렌치 영역(Ta, Tb)을 형성한다. 여기서, 셀 어레이 영역(a)에 형성되는 트렌치 영역(Ta)은 주변회로 영역(b)에 형성되는 트렌치 영역(Tb)에 비하여 조밀하게 형성된다. 또한, 트렌치 영역(Tb)은 트렌치 영역(Ta)에 비하여 넓은 폭을 갖는다. 상기 트렌치 영역(Ta, Tb)이 형성된 결과물 전면에 트렌치 영역(Ta, Tb)을 채우는 절연체막(9), 예컨대 CVD 산화막을 형성한다. 이때, 도 2에 도시된 바와 같이 주변회로 영역(b)의 활성영역 상에 형성되는 절연체막(9)의 표면과 셀 어레이 영역(a)의 활성영역 상에 형성되는 절연체막(9)의 표면 사이에 단차(S)가 발생한다. 이는, 셀 어레이 영역(a) 내의 트렌치 영역의 밀도가 주변회로 영역(b) 내의 트렌치 영역 밀도보다 높기 때문이다.Referring to FIG. 2, the mask material film 7, the chemical mechanical polishing stopper film 5, and the pad oxide film 3 are successively patterned to expose a predetermined region of the semiconductor substrate 1. Subsequently, the exposed semiconductor substrate 1 is etched using the patterned mask material film 7 as an etch mask to form trench regions Ta and Tb defining an active region. Here, the trench region Ta formed in the cell array region a is denser than the trench region Tb formed in the peripheral circuit region b. In addition, the trench region Tb has a wider width than the trench region Ta. An insulator film 9, for example, a CVD oxide film, is formed on the entire surface of the product in which the trench regions Ta and Tb are formed, filling the trench regions Ta and Tb. At this time, as shown in FIG. 2, the surface of the insulator film 9 formed on the active region of the peripheral circuit region b and the surface of the insulator film 9 formed on the active region of the cell array region a. A step S occurs in between. This is because the density of the trench region in the cell array region a is higher than the density of the trench region in the peripheral circuit region b.
도 3을 참조하면, 상기 화학기계적 연마 저지막(5)이 노출될 때까지 상기 절연체막(9)을 화학기계적 연마 공정을 통하여 평탄화시킨다. 이때, 도 3에 도시된 바와 같이 절연체막(9)의 글로벌 단차(S)에 기인하여 셀 어레이 영역(a)에 잔존하는 화학기계적 연마 저지막(5a)의 두께(T1)는 주변회로 영역(b)에 잔존하는 화학기계적 연마 저지막(5b)의 두께(T2)보다 얇다. 즉, 주변회로 영역(b)의 화학기계적 연마 저지막(5)이 노출될 때까지 절연체막(9)을 화학기계적 연마 공정으로 평탄화시키면, 셀 어레이 영역(a)의 화학기계적 연마 저지막(5)이 과도하게 식각된다. 따라서, 셀 어레이 영역(a)에 잔존하는 화학기계적 연마 저지막(5a)이 주변회로 영역(b)에 잔존하는 화학기계적 연마 저지막(5b)에 비하여 얇은 두께를 보인다. 또한, 주변회로 영역(b)의 화학기계적 연마 저지막(5)이 노출될 때까지 과도하게 화학기계적 연마 공정을 실시하면, 도 3에 도시된 바와 같이 트렌치 영역(Ta, Tb) 내에 잔존하는 절연체막(9a, 9b)의 중심부가 과도하게 식각되어 디슁 현상이 발생한다.Referring to FIG. 3, the insulator film 9 is planarized through a chemical mechanical polishing process until the chemical mechanical polishing blocking film 5 is exposed. At this time, as shown in FIG. 3, the thickness T1 of the chemical mechanical polishing stopper film 5a remaining in the cell array region a due to the global step S of the insulator film 9 is determined by the peripheral circuit region ( It is thinner than the thickness T2 of the chemical mechanical polishing stopper film 5b remaining in b). That is, when the insulator film 9 is planarized by a chemical mechanical polishing process until the chemical mechanical polishing blocking film 5 of the peripheral circuit region b is exposed, the chemical mechanical polishing blocking film 5 of the cell array region a is formed. ) Is excessively etched. Therefore, the chemical mechanical polishing stopper film 5a remaining in the cell array region a is thinner than the chemical mechanical polishing stopper film 5b remaining in the peripheral circuit region b. In addition, if the chemical mechanical polishing process is excessively performed until the chemical mechanical polishing blocking film 5 of the peripheral circuit region b is exposed, the insulator remaining in the trench regions Ta and Tb as shown in FIG. 3. The central portions of the films 9a and 9b are excessively etched to cause dicing phenomenon.
상술한 바와 같이 종래의 기술에 따르면, 트렌치 영역을 채우는 절연체막이 글로벌 단차을 보이므로 후속 평탄화 공정시 디슁 현상이 심하게 발생된다. 이러한 디슁 현상이 발생하면, 활성영역 상에 잔존하는 화학기계적 연마 저지막 및 패드산화막을 제거할 때, 트렌치 영역의 상부측벽이 노출될 수 있다. 이에 따라, 트랜지스터의 게이트 전극을 형성할 때 사진공정의 정렬 여유도가 감소함은 물론, 트랜지스터의 전기적인 특성, 예컨대 역협폭 효과(inverse narrow width effect)가 심화되는 문제점을 보인다.As described above, according to the related art, since the insulator film filling the trench region exhibits a global step, the deflating phenomenon occurs severely during the subsequent planarization process. When such dicing occurs, the upper side walls of the trench regions may be exposed when the chemical mechanical polishing stopper film and the pad oxide film remaining on the active region are removed. Accordingly, when forming the gate electrode of the transistor, not only the alignment margin of the photolithography process is reduced, but also the electrical characteristics of the transistor, such as an inverse narrow width effect, are intensified.
본 발명의 목적은 디슁 현상을 방지할 수 있는 반도체 집적회로의 트렌치 소자분리 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a trench isolation method of a semiconductor integrated circuit capable of preventing the dimming phenomenon.
도 1 내지 도 3은 종래기술에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a trench isolation method according to the prior art.
도 4 내지 도 7은 본 발명에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.4 to 7 are cross-sectional views illustrating a trench isolation method according to the present invention.
상기 목적은 달성하기 위하여 본 발명은 반도체기판의 소정영역을 선택적으로 식각하여 활성영역을 한정하는 트렌치 영역을 형성하는 단계와, 상기 트렌치 영역이 형성된 반도체기판 전면에 상기 트렌치 영역을 채우는 절연체막을 형성하는 단계와, 상기 활성영역 상부의 절연체막을 선택적으로 식각하여 상기 트렌치 영역을 채우는 절연체막 기둥을 형성하는 단계와, 상기 절연체막 기둥이 형성된 반도체기판 전면에 상기 절연체막에 대하여 식각 선택비를 갖는 식각 저지막을 형성하는 단계와, 상기 식각 저지막 및 상기 절연체막 기둥을 화학기계적 연마 공정으로 평탄화시키는 단계를 포함하는 반도체 집적회로의 트렌치 소자분리 방법을 제공한다.In order to achieve the above object, the present invention provides a method of forming a trench region defining an active region by selectively etching a predetermined region of a semiconductor substrate, and forming an insulator film filling the trench region on the entire surface of the semiconductor substrate on which the trench region is formed. Selectively etching the insulator film over the active region to form an insulator film pillar filling the trench region, and an etch stop having an etch selectivity with respect to the insulator film on the entire surface of the semiconductor substrate on which the insulator film pillar is formed And forming a film, and planarizing the etch stop layer and the insulator film pillar by a chemical mechanical polishing process.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 메모리 소자를 예로하여 상세히 설명하기로 한다. 여기서, 참조부호 a 및 b로 표시한 부분은 각각 셀 어레이 영역 및 주변회로 영역을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Here, the portions indicated by a and b denote cell array regions and peripheral circuit regions, respectively.
도 4를 참조하면, 반도체기판(11) 상에 패드산화막(13), 화학기계적 연마 저지막(15) 및 마스크 물질막(17)을 차례로 형성한다. 상기 패드산화막(13)은 반도체기판(11), 즉 실리콘기판을 열산화시키어 형성하는 것이 바람직하고, 상기 화학기계적 연마 저지막(15)은 실리콘질화막으로 형성하는 것이 바람직하다. 또한, 상기 마스크 물질막(17)은 실리콘기판에 대하여 식각 선택비를 갖는 물질막, 예컨대 고온산화막과 같은 실리콘산화막으로 형성하는 것이 바람직하다. 상기 마스크 물질막(17), 화학기계적 연마 저지막(15) 및 패드산화막(13)을 연속적으로 패터닝하여 반도체기판(11)의 소정영역을 노출시킨다. 상기 패터닝된 마스크 물질막(17)을 식각 마스크로 사용하여 상기 노출된 반도체기판(11)을 소정의 깊이로 식각함으로써, 셀 어레이 영역(a) 및 주변회로 영역(b)에 활성영역을 한정하는 트렌치 영역(Ta, Tb)을 형성한다. 여기서, 상기 셀 어레이 영역(a)에 형성되는 트렌치 영역(Ta)의 밀도는 주변회로 영역(b)에 형성되는 트렌치 영역(Tb)의 밀도보다 높다.Referring to FIG. 4, a pad oxide film 13, a chemical mechanical polishing stopper film 15, and a mask material film 17 are sequentially formed on the semiconductor substrate 11. The pad oxide film 13 is preferably formed by thermally oxidizing a semiconductor substrate 11, that is, a silicon substrate, and the chemical mechanical polishing stopper film 15 is preferably formed of a silicon nitride film. In addition, the mask material layer 17 may be formed of a material layer having an etching selectivity with respect to the silicon substrate, for example, a silicon oxide layer such as a high temperature oxide layer. The mask material layer 17, the chemical mechanical polishing barrier layer 15, and the pad oxide layer 13 are successively patterned to expose a predetermined region of the semiconductor substrate 11. By using the patterned mask material film 17 as an etching mask, the exposed semiconductor substrate 11 is etched to a predetermined depth, thereby defining an active region in the cell array region a and the peripheral circuit region b. Trench regions Ta and Tb are formed. Herein, the density of the trench region Ta formed in the cell array region a is higher than the density of the trench region Tb formed in the peripheral circuit region b.
도 5를 참조하면, 상기 트렌치 영역(Ta, Tb)이 형성된 반도체기판 전면에 트렌치 영역(Ta, Tb)을 채우는 절연체막(19)을 형성한다. 상기 절연체막(19)은 단차도포성이 우수한 물질막, 예컨대 에스오지(SOG)막, BPSG막, O3-TEOS 산화막, 폴리머(polymer)막 및 흐름성 산화막(flowable oxide)으로 이루어진 일 군중 적어도 하나 이상의 물질막으로 형성하는 것이 바람직하다. 이때, 도 5에 도시된 바와 같이 주변회로 영역(b)의 활성영역 상에 형성되는 절연체막(19)의 표면과 셀 어레이 영역(a)의 활성영역 상에 형성되는 절연체막(19)의 표면 사이에 글로벌 단차(S)가 발생한다. 이는, 셀 어레이 영역(a) 내의 트렌치 영역의 밀도가 주변회로 영역(b) 내의 트렌치 영역 밀도보다 높기 때문이다. 상기 절연체막(19) 상에 포토레지스트막을 도포한다. 상기 포토레지스트막을 트렌치 영역과 반대되는 패턴이 그려진 포토마스크를 사용하여 패터닝함으로써, 트렌치 영역(Ta, Tb) 상부에 포토레지스트 패턴(PR)을 형성한다.Referring to FIG. 5, an insulator film 19 filling the trench regions Ta and Tb is formed on an entire surface of the semiconductor substrate on which the trench regions Ta and Tb are formed. The insulator film 19 may include at least one group of material films having excellent step coverage, such as an SOG film, a BPSG film, an O 3 -TEOS oxide film, a polymer film, and a flowable oxide film. It is preferable to form one or more material films. At this time, as shown in FIG. 5, the surface of the insulator film 19 formed on the active region of the peripheral circuit region b and the surface of the insulator film 19 formed on the active region of the cell array region a. A global step S occurs in between. This is because the density of the trench region in the cell array region a is higher than the density of the trench region in the peripheral circuit region b. A photoresist film is coated on the insulator film 19. The photoresist layer is patterned using a photomask on which a pattern opposite to the trench region is drawn, thereby forming the photoresist pattern PR on the trench regions Ta and Tb.
도 6을 참조하면, 상기 포토레지스트 패턴(PR)을 식각 마스크로 사용하여 상기 절연체막(19)을 식각함으로써, 각 트렌치 영역을 채우는 절연체막 기둥(19a, 19b)을 형성한다. 이때, 상기 패터닝된 마스크 물질막(17) 또한 식각되어 제거된다. 이와 같이 절연체막 기둥(19a, 19b)을 형성하면, 도 6에 도시된 바와 같이 종래기술에 비하여 글로벌 단차를 현저히 완화시킬 수 있다. 이어서, 상기 절연체막 기둥(19a, 19b)이 형성된 결과물 전면에 식각저지막(21)을 형성한다. 상기 식각저지막(21)은 절연체막(19)에 대하여 약 10:1 이상의 식각 선택비를 갖는 물질막, 예컨대 실리콘질화막 또는 폴리실리콘막으로 형성하는 것이 바람직하다.Referring to FIG. 6, the insulator film 19 is etched using the photoresist pattern PR as an etch mask, thereby forming insulator film pillars 19a and 19b filling each trench region. In this case, the patterned mask material layer 17 is also etched away. By forming the insulator film pillars 19a and 19b in this manner, as shown in FIG. 6, it is possible to significantly alleviate the global step compared to the prior art. Subsequently, an etch stop layer 21 is formed on the entire surface of the resultant body on which the insulator layer pillars 19a and 19b are formed. The etch stop layer 21 may be formed of a material layer having an etching selectivity of about 10: 1 or more with respect to the insulator layer 19, for example, a silicon nitride layer or a polysilicon layer.
도 7을 참조하면, 상기 화학기계적 연마 저지막(15)이 노출될 때까지 상기 식각저지막(21) 및 절연체막 기둥(19a, 19b)을 화학기계적 연마 공정으로 평탄화시키어 각 트렌치 영역(Ta, Tb) 내에 절연체막 패턴(19a', 19b')을 형성한다.Referring to FIG. 7, the etch stop layer 21 and the insulator layer pillars 19a and 19b are planarized by a chemical mechanical polishing process until the chemical mechanical polishing barrier layer 15 is exposed, and thus each trench region Ta, Insulator film patterns 19a 'and 19b' are formed in Tb).
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.The present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art.
상술한 바와 같이 본 발명에 따르면, 트렌치 영역과 반대되는 패턴이 그려진 포토마스크를 사용하여 절연체막의 글로벌 단차를 완화시킬 수 있다. 이에 따라, 각 트렌치 영역을 채우는 절연체막 패턴을 형성하기 위한 화학기계적 연마 공정을 실시할 때 과도한 연마 공정을 피할 수 있다. 결과적으로, 주변회로 영역 및 셀 어레이 영역 상에 균일한 화학기계적 연마 공정이 실시되어 디슁 현상이 발생하는 것을 억제시킬 수 있다.As described above, according to the present invention, a global step of the insulator film may be alleviated by using a photomask in which a pattern opposite to the trench region is drawn. Accordingly, an excessive polishing process can be avoided when performing a chemical mechanical polishing process for forming an insulator film pattern filling each trench region. As a result, a uniform chemical mechanical polishing process is performed on the peripheral circuit region and the cell array region to suppress the occurrence of dishing phenomenon.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019980048658A KR20000032254A (en) | 1998-11-13 | 1998-11-13 | Method for isolating trench element of semiconductor ic |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000032254A true KR20000032254A (en) | 2000-06-05 |
Family
ID=19558189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980048658A KR20000032254A (en) | 1998-11-13 | 1998-11-13 | Method for isolating trench element of semiconductor ic |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000032254A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020086099A (en) * | 2001-05-11 | 2002-11-18 | 아남반도체 주식회사 | Trench manufacturing method for isolating semiconductor devices |
| CN111430231A (en) * | 2020-05-21 | 2020-07-17 | 中国科学院微电子研究所 | Planarization method and semiconductor device |
-
1998
- 1998-11-13 KR KR1019980048658A patent/KR20000032254A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020086099A (en) * | 2001-05-11 | 2002-11-18 | 아남반도체 주식회사 | Trench manufacturing method for isolating semiconductor devices |
| CN111430231A (en) * | 2020-05-21 | 2020-07-17 | 中国科学院微电子研究所 | Planarization method and semiconductor device |
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|---|---|---|---|
| WITN | Withdrawal due to no request for examination |