KR20000029710A - 파일럿을가진에프피엘엘복조된신호를위한주파수고정인디케이터 - Google Patents

파일럿을가진에프피엘엘복조된신호를위한주파수고정인디케이터 Download PDF

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Abstract

이상 안정 FPLL 은 디지털 신호의 다수의 파일럿에 의하여 FPLL의 로크업 위상을 확인하는 극성 결정 회로(36)를 포함한다. 주파수 고정 인디케이터 회로(50 내지60)는 주파수 고정이 일어났을 시에 복원된 파일럿으로 부터 결정하고, 극성 결정 회로는 여기에 응답하여, 예정된 극성의 출력 신호를 공급하도록 결정될 시에 도래 신호(또는 선택적으로, 유출 신호)의 위상을 반전시킨다. 주파수 고정 인디케이터는 제로 교차 검출기(50) 및, 시간주기 동안에 샘플되는 래치(56)로 구성된다. 제로 교차 검출기(50)는 지연 회로(52) 및 배타적 OR 게이트(54)이다. 선택적 신뢰 카운터(60)는 래치(56)에 이용되어, 주파수 고정이 고정 인디케이터 신호를 제공하도록 일어나는 시기를 결정할 수 있다.

Description

파일럿을 가진 에프 피 엘 엘 복조된 신호를 위한 주파수 고정 인디케이터{FREQUENCY LOCK INDICATOR FOR FPLL DEMODULATED SIGNAL HAVING A PILOT}
발명의 배경 및 종래 기술
본 발명은 일반적으로 족조 시스템에 관한 것으로써, 특히 파일럿(pilot)을 가진 잔류 측파대(VSB)디지털 신호를 복조하기 위해 FPLL(주파수 및 위상 고정 루프)를 내장한 복조 시스템에 관한 것이다.
FPLL 복조 회로는 통상적으로 오랫동안에 걸쳐 사용되어 왔고, 미국 특허 제 4,072,909호 및 제 4,091,410호에서 기술되어 있으며, 이들 양자 모두는 본 출원의 양수인에게 양도되고, 여기서 참조로 포함된다. FPLL은 이상(biphase)안정하고, 예를들어 FPLL이 텔레비젼 수신기 회로등에 이용될 시에 복조된 출력 신호의 적절한 극성을 보장하는 어떤 메카니즘을 필요로 한다. 종래 기술에서는 정보 신호(예를 들어, 데이터 신호)는 FPLL의 로크업(1ockup)위상 또는 극성을 나타내는 공지된 부품에 포함된 출력에서 발생되었다. 이런 부품은 특정극성을 보장하도록 FPLL 출력신호를 선택적으로 반전시키는 인버터를 제어하는 데에 이용된다.
본 발명에 이용되는 전송된 디지털 신호는 수신기내에서 신호를 획득하는 작은 동 위상(in-phase)파일럿을 포함한다. 파일럿은 기저대 DC 오프셋 전압형으로 변조하기 전에 데이터 신호에 삽입되고, 수신기내에서 복조될 시에는 대응 DC 전압을 생성시킨다. 본 발명은 이런 DC전압을 활용하여, 수신기내의 FPLL의 로크업 극성을 결정하고, 필요하다면 복조된 출력 신호 극성을 교정한다.
관련 출원에 대한 크로스 레퍼런스
본 출원은 명칭이 "파일럿 신호를 이용한 FPLL 극성 제어 및 극성 인버터"인 발명자의 출원 번호 D6957의 연속 출원이다.
본 발명의 상기 및 다른 목적과 이점은 도면을 참조로 하여 아래 기술로부터 명백해진다.
도 1 은 종래기술의 FPLL 복조기의 간략화된 블록도이다
도 2 은 본 발명을 포함한 FPLL 복조기의 블록도이다.
도 3,4 및 5 는 도 2의 블록도상에서의 표시점에 도시된 파형도이다.
도 6 은 본 발명의 주파수 고정 인디케이터를 도시한 것이다.
도 7 은 도 6의 회로상의 선택점에서의 파형도이다
[발명의 목적]
본 발명의 주 목적은 파일럿을 가진 디지털 신호를 위한 신규 FPLL 시스템을 제공하는 것이다.
본 발명의 다른 목적은 파일럿을 가진 디지털 신호를 위해 개선된 복조기를 제공하는 것이다.
본 발명의 다른 목적은 파일럿을 가진 FPLL 복조된 신호를 위한 신규 주파수 고정 인디케이터를 제공하는 것이다.
도 1의 종래 기술 FPLL에서, 제 1 증배기(10) 및 제 2증배기(12)에는 제각기 공동 입력 신호 및, 위상 시프터(14)로부터의 900 위상 시프트된 복조 신호가 공급된다. 위상 시프터(14)는 차례로 제 3 증배기(20)의 출력이 공급되는 APC 필터(18)의 출력으로부터 구동되는 전압제어 발진기(VC0)(16)에 의해 구동된다. 2개의 저역 통과 필터(22)및(24)는 제각기 제 1 및 2 증배기(10)및(12)의 출력에 접속된다. 저역 통과 필터(22)는 복조된 신호를 다른 처리를 위한 신호 처리기(30)에 공급한다. 저역 통과 필터(22)의 출력은 또한 AFC 저역 통과 필터(26)에 공급된다. AFC 저역 통과 필터(26)는 리미터(28)에 결합되고, 상기 리미터의 출력은 제 3 증배기(20)의한 입력을 공급한다. 제 3 증배기(20)의 다른 입력은 저역 통과 필터(24)로부터 공급된다.
종래기술 FPLL 회로는 도래(incoming) 신호를 복조시켜, 신호 처리기(30)에 공급한다. 공지된 바와 같이, 불록도의 상부는 일반적으로 자동 주파수 제어(AFC) 루프를 포함하고, 그의 하부는 자동 위상 제어(APC) 루프를 포함한다. VCO 신호 및 도래 신호간의 주파수 고정이 일어날 시에, 신호처리기(30)에 공급되는 복조된 신호의 극성은 위상 시프터(14)의 복조 출력 및 입력 신호간의 위상 관계에 따라 포지티브이거나 네가티브일 수 있다. 도 1 의 회로에서, 루프의 이상 안정을 보상하기 위한 수단이 도시되지 않아, 복조된 출력은 어느 한 극성, 즉 포지티브나 네가티브로 진행할 수 있다.
도 2의 회로에서, 도 1 의 FPLL 회로는 본질상 중복되고, 공동 소자는 동일 참조번호로 표시된다. 저역통과 필터(22)의 출력은 또한 접합부 A 에서 다른 저역 통과 필터 회로(32)에 공급되는 데, 상기 회로(32)는 AFC 저역 통과 필터(26)와 다른 특성(예를 들어, 더욱 낮은 대역폭)을 갖는다. 저역 통과 필터(32)의 출력은 B 로 표시되고, 리미터(34)에 공급되며, 상기 리미터(34)의 출력은 C 로 표시된다. 리미터(34)는 극성 결정 회로(36) 및 주파수 고정 인디케이터 회로(38)에 결합된다. 주파수 고정 인디케이터 회로(38)는 차례로 극성 결정 회로(36)에 결합되어, 그의 동작을 제어한다. 극성 결정 회로(36)는 입력 신호 단자와 제 1 및 2증배기(10 및 12) 사이에 삽입되는 위상 인버터(40)에 실선 접속된다. 극성 결정회로(36)는 또한 저역 통과 필터(22) 및 신호 처리기(30) 사이에 삽입되는 (점선)위상 인버터(42)에 점선 접속된다. 이런 회로의 점선 및 실선 버젼의 하나만이 구현된다.
FPLL 로크업후에, 저역 통과 필터(22)의 출력은 파일럿을 나타내는 DC 전압과 복조된 데이터 신호를 포함한다. 이런 신호는 파일럿의 극성을 나타내는 리미터(34)의 출력에서 DC 전압을 생성시키는 저역 통과 필터(32) 및 리미터(34)에 인가된다. 도4 및 5 에서 알 수 있는 바와 같이, 리미터(34)의 출력은 고정전에 0 반송파 레벨위 아래에서 교번하여, 쌍안경 FPLL 의 로크업 위상에 따라 주파수 고정이 일어날시에 포지티브 또는 네가티브 레벨을 획득할 수 있다. 극성 결정회로(36)는 입력신호 또는 복조된 출력 신호가 예정된 극성 신호를 신호 처리기(30)에 공급하도록 위상 반전되는 지의 여부를 복조된 파일럿 신호 레벨에서 결정한다. 사용된 회로 구현에 따라, 피드 순방향 또는 피드백 접근 방식은 반전을 위해 이용될 수 있다. 위상 인버터(40)를 포함하는 실선 회로에서, 피드백 접근방식이 이용되는데, 여기서 입력 신호는 반전되는 데, 이때 복조된 파일럿 신호의 극성은 복조된 출력 신호가 예정된 극성을 갖지 않음을 표시한다. 다른 한편, 인버터(42)를 포함한 점선 회로에 의해 표시된 피드 순방향 접근 방식은 신호 처리기(30)에 공급되기 전에 복조된 출력 신호의 극성을 반전시킴으로써 동일한 결과를 달성한다.
극성 결정 회로(36)는 고정 조건이 주ㅍ수 고정 인디케이터 회로(38)에 의해 결정되었을 때까지 인에이블되지 않는다. 이는 리미터(34)의 출력이 시간주기에 걸쳐 안정 상태(변하지 않음)가 될 시에 일어난다. 사실상, 리미터 출력이 예정된 시간에 걸쳐 상태를 변경시키지 않을 경우, FPLL 은 주파수 고정되거나, 루프의 PLL 부의 절반 사이클 로크-인 범위내에 있는 주파수 고정에 근접하는 것으로 추정된다. 어느 한 조건하에, 복조기 출력의 극성은 필요하다면, 결정 및 교정될 수 있다. 상당수의 연속 예정된 구간이 주파수 고정 조건을 보장하도록 생성함을 표시하는 신뢰(confidence) 카운터를 이용하여 주파수 고정에 대한 신뢰가 이루어질 수 있다. 선택적으로, 매우 긴 예정된 구간이 리미터 출력을 검사하는데에 이용될 수 있다. 예를 들면, 1.0 밀리초시간 구간동안, 50OHz 이상의 비트(beat) 주파수는 고정되지않은 신호인 것으로 결정된다.(작은 파일럿을 이용한) 주파수 고정 검출 스킴(scheme)은 주파수 고정이 다른 신호를 처리할 수 있기 전에 일어나는 다른 FPLL 응용에서 사용될 수 있다.
도 3,4 및 5 는 DC 동상 파일럿 성분을 가진 디지털 8-레벨 VSB 신호의 수신 동안 제각기 도 2 의 FPLL 포인트 A, B 및 C 에 제공된 신호의 파형을 나타낸다. 케이스(1)는 포지티브 극성 FPLL 고정 조건을 나타내며, 케이스(3)는 FPLL 주파수비고정을 나타낸다.
케이스(3)(주파수 비고정)에 대해, LPF(22)(도 3)의 데이터 출력에서의 신호는 O의 평균값을 가진 0 반송파 레벨 위 아래에서 교번한다. 이는 증배기(10)에 인가된 2개의 신호간의 주파수차에 대응하는 LPF(32)의 출력(도 4)에서 사이파 비트 신호를 유발시킨다. 그래서, 대응하는 사각형파 신호는 리미터(34)의 출력(도 5)에서 발생된다. 리미터(34)의 출력에서의 사각형파 신호는 FPLL 의 주파수 비고정 조건을 표시하고, 극성 결정 회로(36)를 디스에이블하는 주파수 고정 인디케이터회로(38)에 의해 검출된다.
일단 주파수 고정이 성취되면, AFC LPF(26)의 출력에서 발생되는 복조된 데이터 신호는 도 3 의 케이스(1) 또는 케이스(2)의 형을 추정한다. 케이스(1)에서, 데이터 신호의 평균 레벨을 0 반송파 레벨보다 크고, LPF(32)의 출력(도 4)에서 포지티브 DC 전압을 유발시킨다. 그래서, 리미터(34)의 출력(도 5)은 극성 결정 회로(36)를 인에이블하는 주파수 고정 인디케이터 회로(38)에 의해 검출되는 +1 신호이다. 회로(36)는 차례로 FPLL이 포지티브 극성 고정을 달성했음을 결정하도록 리미터(34)의 +1 출력을 검출하여, 인버터를 현상태로 유지하는 인버터(40 또는 42)에 인가하는 출력 제어 신호를 발생시킨다.
도 3 의 케이스(2)에 대하여, LPF(22)의 출력에서의 데이터 신호의 평균 레벨은 0 반송파 레벨 이하이어서, LPF(32)의 출력(도 4)에서 네가티브 DC 전압을 유발시킨다. 그래서, 리미터(34)의 출력(도 5)은 극성 결정 회로(36)를 인에이블시키는 주파수 고정 인디케이터 회로(38)에 의해 검출되는 -1 신호이다. 이런 경우에 회로(36)는 FPLL이 네가티브 극성 고정을 달성했음을 결정하도록 리미터(34)의 -1 출력을 검출하여, 인버터의 상태를 변경시키기 위한 인버터(40 또는 42)에 인가하는 출력 제어 신호를 발생시킨다. 즉, 인버터가 비반정상태에 있을 경우에는 반전상태 및 그 역으로 스위치된다.
본 발명의 주파수 고정 인디케이터 회로(38)는 도 6 및 7 에서 더욱 상세히 설명된다. 도 1 의 FPLL의 일부는 재생된다. 특히, LPF(22) 및 (24), APC LPF(26), 리미터(28) 및 제 3 증폭기(20)가 도시된다. 주파수 고정 인디케이터 회로는 제로 교차(crossings) 검출기(50), 제 1 래치(56), 타이머(58) 및 제 2 래치(62)로 구성된다. 선택적 신회 카운터(60)는 점선으로 도시된다. 제 2 래치(62)의 클록 입력은 제 1 래치(56)의 리셋 단자에 접속된다. 따라서, 제 2 래치(62)의 출력은 고정되거나 비고정되는 한 일정하게 된다. 제로 교차 검출기(50)는 지연 회로(52) 및 배타적 OR 게이트(XOR)(54)를 포함한다. 입력은 극성 결정 회로(36)를 공급하는 리미터(28)의 출력(F)으로 부터 취해진다. 지연 회로(52) 및 XOR(54)의 조합부는 리미터(28)로 부터(주파수 비고정 조건 동안에 일어나는) 사각형파 출력을 위한 에지(edge) 검출기 역할을 하고, 사각형파의 에지에 대응하는 펄스를 발생시킨다. 이는 도 7 에서 더욱 상세히 설명된다.
도 7 의 파형 E 은 리미터(28)의 입력에서 취해지고, 주파수 고정이 FPLL에 의해 접근해질시에 주파수를 감소시키는 비트 주파수 신호이다. 위상 고정에서, 신호는 FPLL 의 로크업 위상에 따라 +1 또는 -1 로 된다. 주지된 바와 같이, 파형 F 은 파형 E 으로 부터 리미터(28)에 의해 발생된 사각형파이다. 사각형파 F 의 에지는 비트주파수신호 E 의 제로 교차점에 대응한다. 파형 G 은 XOR(54)의 출력에서 취해지고, 일련의 한정 펄스인 것으로 보여지는데, 상기 펄스는 사각형파 F 의 에지에 대응하여, 파형 E 의 제로 교차점에서 일어난다. 펄스 폭은 지연 회로(52)의 지연으로 결정되어 중요하지 않다.
도 6 에서, 파형 G 의 펄스는 제 1 래치(56)내에 저장되고, 타이머(58)는 클럭 입력을 통한 제 1 래치(56)의 샘플링 및, 리셋 입력을 통한 제 1 래치(56)의 리셋을 제어한다. 제 1 래치(56)는 통상적으로 어떤 제로 교차점이 타이머(58)에 의해 설정된 시간주기내에서 래치(56)에 의해 샘플되지 않았을 경우, "1" 레벨 신호를 출력시키도록 배치될 수 있다. 이는, 어떤 제로 교차점도 선택된 시간주기내에서 발견되지 않았으므로 주파수 고정이 일어났음을 표시하는 제어 신호이다. 다른 한편, 하나 이상의 에지가 설정된 시간 주기내에서 래치(56)에 의해 샘플되었을 경우, 주파수 비고정 조건을 나타내는 제어 신호는 래치의 출력에서 발생된다. 제 1 래치(56)의 제어 신호출력은 제 2 래치(62)를 통해 극성 결정 회로(36)에 공급되는데, 상기 회로(36)는 리미터(28)의 출력으로 부터 수신된 신호의 극성을 관찰한다. 주파수 고정의 검출에 응답하여, 극성이 정확할 경우, 어떤 변화도 일어나지 않는다. 그러나, 극성이 부정확할 경우, 극성 결정 회로(36)는 적당한 신호를 위상 인버터(40 또는 42)로 출력시켜, 적당한 극성의 데이터 출력을 발생시킨다.
선택적인 신뢰 카운터(60)가 사용되는 경우에, 더욱 빈번히 샘플되는 제 1 래치(56)의 신호 출력은 제 2 래치(62)를 통해 신뢰 카운터(60)에 공급된다. 어떤 제로 교차점이 선택된 샘플 시간 주기에서 발견되지 않을 때마다, 신뢰 카운터는 예정된 수의 "제로 아닌 교차 샘플"이 획득될 때까지 증가된다. 이는(리미터(28)로부터 DC 출력에 대응하여) 일어날 시에, 신뢰 카운터는 고정 인디케이션(indication) 신호를 극성 결정 회로(36)에 공급하고, 동작은 전술된 자와 같이 진행한다.
전술된 것은 파일럿을 가진 디지털 신호를 위한 신규 FPLL 주파수 고정 인디케이터회로이다. 본 발명의 전술된 실시예의 많은 변경은 본 발명의 참 정신 및 범주내에서 본 기술분야의 숙련자에게는 명백해진다. 본 발명은 단지 청구의범위내에서 한정되는 바와 같이 제한된다.

Claims (10)

  1. 파일럿 신호를 가진 수신된 신호를 복조하는 FPLL 복조기와 함께 이용되는 주파수 고정 인디케이터에 있어서,
    상기 고정 인디케이터는 상기 복조된 파일럿 신호의 제로 교차점을 검출하는 수단,
    상기 제로 교차 검출 수단에 응답하여 제어 신호를 발생시키는 수단과,
    상기 제어 신호에 응답하여 주파수 고정 인디케이션을 생성시키는 수단을 포함하는 것을 특징으로 하는 주파수 고정 인디케이터.
  2. 제 1항에 있어서,
    상기 제로 교차 검출 수단은 선택된 시간 구간 동안 상기 복조된 파일럿 신호의 하나 이상의 교차점을 감지하는 수단을 포함하는 것을 특징으로 하는 주파수 고정 인디케이터.
  3. 제 2 항에 있어서,
    상기 제로 교차 검출 수단은 상기 제어 신호가 실질적으로 DC 일 시기를 결정하는 신뢰 카운터 수단을 포함하는 것을 특징으로 하는 주파수 고정 인디케이터.
  4. 제 2 항에 있어서,
    상기 FPLL 복조기는 주파수 비고정동안 비트 주파수사각형파 신호를 발생시키고, 상기 제로 교차 검출 수단은 상기 사각형파 비트 주파수 신호를 펄스로 변환하는수단, 상기 펄스를 래치하는 수단과, 상기 래칭 수단의 출력을 샘플링하는 수단을 포함하는 것을 특징으로 하는 주파수 고정 인디케이터.
  5. 제 4 항에 있어서,
    상기 샘플링 수단에 결합되어, 어떤 제로 교차점도 예정된 수의 샘플동안 검출되지 않았을 시에 상기 제어 신호를 발생시키는 신뢰 카운터 수단을 더 포함하는 것을 특징으로 하는 주파수 고정 인디케이터.
  6. 제 4 항에 있어서,
    상기 변환 수단은 배터적 OR 게이트 및 지연 회로를 포함하며, 상기 비트 주파수 사각형파 신호는 상기 지연 회로를 통하고 직접 상기 배터적 OR 게이트에 공급되는 것을 특징으로 하는 주파수 고정 인디케이터.
  7. 파일럿 신호를 가진 입력 신호를 복조하는 수단은 상기 복조된 파일럿 신호에 대응하는 제한된 출력 신호를 발생시키는 한쌍의 90°위상 변위 발진기 신호를 발생시키는 수단, 상기 제한된 출력 신호를 수신하여, 그내의 제로 교차점을 결정하는 제로 교차 검출 수단, 하나 이상의 상기 제로 교차점이 예정된 시간 구간내에서 일어났는 지를 결정하는 샘플링 수단과, 상기 샘플링 수단에 응답하여 상기 FPLL 복조기의 주파수 고정을 나타내는 로크 신호를 발생시키는 수단을 구비하는 것을 특징으로 하는 FPLL 복조기.
  8. 제 7 항에 있어서,
    상기 제로 교차 검출 수단은 상기 제로 교차점에 대응하는 펄스를 생성시키는 수단을 포함하는데, 상기 샘플링 수단은 상기 제로 교차 검출 수단에 의해 생성된 상기 펄스를 일시 저장하는 래치 수단을 포함하는 것을 특징으로 하는 FPLL 복조기.
  9. 제 8 항에 있어서,
    상기 펄스 생성수단은 지연 회로 및 배타적 OR 게이트를 포함하는 데, 상기 리미트된 출력 신호는 상기 지연 회로를 통해 직접 상기 배타적 OR 게이트에 공급되는 것을 특징으로 하는 FPLL 복조기.
  10. 제 8 항에 있어서,
    상기 고정 신호 발생 수단은 실질적으로 DC 제한된 출력 신호가 수신될 시에 상기 펄스로 부터 결정하는 신뢰 카운터 수단을 포함하는 것을 특징으로 하는 FPLL 복조기.
KR1019997000811A 1996-08-02 1997-07-24 파일럿을 가진 에프 피 엘 엘 복조된 신호를 위한 주파수 고정 인디케이터 KR100321963B1 (ko)

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US08/691,657 1996-08-02
US8/691,657 1996-08-02
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